JPH0721700A - エラー訂正用メモリ装置 - Google Patents
エラー訂正用メモリ装置Info
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- JPH0721700A JPH0721700A JP6043545A JP4354594A JPH0721700A JP H0721700 A JPH0721700 A JP H0721700A JP 6043545 A JP6043545 A JP 6043545A JP 4354594 A JP4354594 A JP 4354594A JP H0721700 A JPH0721700 A JP H0721700A
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- G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
- G11B2220/2537—Optical discs
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- Signal Processing (AREA)
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 エラー訂正装置のメモリサイズを減少させ得
る光ディスク再生装置のエラー訂正用メモリ装置を提供
する。 【構成】 ｍビットデータとエラー表示用ｎビットデー
タを所定の規則により書き込み、読み出すエラー訂正用
メモリ装置において、前記ｍビットデータを書き込むた
めの第１メモリ４２と、前記ｎビットポインタを書き込
むための第２メモリ４４と、前記第１及び第２メモリの
アドレス信号を前記所定の規則により発生するアドレス
発生部２０と、記録制御信号及び読み出し制御信号を入
力しデータ／ポインタ区別信号に応答し第１メモリの書
き込み及び読み出し制御信号と第２メモリの書き込み及
び読み出し制御信号をそれぞれ発生する書き込み／読み
出し制御信号発生手段５０とを具備する。
る光ディスク再生装置のエラー訂正用メモリ装置を提供
する。 【構成】 ｍビットデータとエラー表示用ｎビットデー
タを所定の規則により書き込み、読み出すエラー訂正用
メモリ装置において、前記ｍビットデータを書き込むた
めの第１メモリ４２と、前記ｎビットポインタを書き込
むための第２メモリ４４と、前記第１及び第２メモリの
アドレス信号を前記所定の規則により発生するアドレス
発生部２０と、記録制御信号及び読み出し制御信号を入
力しデータ／ポインタ区別信号に応答し第１メモリの書
き込み及び読み出し制御信号と第２メモリの書き込み及
び読み出し制御信号をそれぞれ発生する書き込み／読み
出し制御信号発生手段５０とを具備する。
Description
【０００１】
【産業上の利用分野】本発明はエラー訂正用メモリ装置
に係り、特に光ディスク再生装置のエラー訂正用メモリ
装置に関するものである。
に係り、特に光ディスク再生装置のエラー訂正用メモリ
装置に関するものである。
【０００２】
【従来の技術】一般的に光ディスクプレイヤは、再生の
際のバーストエラー訂正能力を向上させるために、記録
データをインタリービングしエラー訂正符号化してディ
スクに記録し、再生の際には、ディスクから読み出され
たデータをデインタリービングしエラー訂正デコーディ
ングして再生する。このようなデインタリービング及び
エラー訂正デコーディング過程では、データを所定信号
処理ブロック単位でメモリに書き込み読み出す。
際のバーストエラー訂正能力を向上させるために、記録
データをインタリービングしエラー訂正符号化してディ
スクに記録し、再生の際には、ディスクから読み出され
たデータをデインタリービングしエラー訂正デコーディ
ングして再生する。このようなデインタリービング及び
エラー訂正デコーディング過程では、データを所定信号
処理ブロック単位でメモリに書き込み読み出す。
【０００３】図１は一般的な光ディスクプレイヤのエラ
ー訂正デコーディング過程を説明するためのものであ
り、ディスクから読み出され復調されたデータは、第１
デインタリーブブロック１０で所定の規則によりデイン
タリーブされた後に、Ｃ１エラー訂正ブロック１２で第
１エラー訂正が遂行される。第１エラー訂正の結果、エ
ラー訂正されていないデータに対してはＣ１ポインタを
付ける。Ｃ１エラー訂正後のデータを第２デインタリー
ブブロック１４で所定の規則によりデインタリーブ処理
した後に、Ｃ２エラー訂正ブロック１６で第２エラー訂
正が遂行される。第２エラー訂正後にも訂正されていな
いデータに対しては、Ｃ２を付けた後に第３デインタリ
ーブブロック１８で所定の規則によりデインタリーブし
て、最終データを出力する。前記のようなデインタリー
ブは、主にＲＡＭ（Random AccessMemory）を利用して
入力データを所定ブロック単位でＲＡＭに予め貯蔵して
読み出し、アドレシングを調節することにより成される
が、通常ＲＡＭは８ビットデータバスを有する。
ー訂正デコーディング過程を説明するためのものであ
り、ディスクから読み出され復調されたデータは、第１
デインタリーブブロック１０で所定の規則によりデイン
タリーブされた後に、Ｃ１エラー訂正ブロック１２で第
１エラー訂正が遂行される。第１エラー訂正の結果、エ
ラー訂正されていないデータに対してはＣ１ポインタを
付ける。Ｃ１エラー訂正後のデータを第２デインタリー
ブブロック１４で所定の規則によりデインタリーブ処理
した後に、Ｃ２エラー訂正ブロック１６で第２エラー訂
正が遂行される。第２エラー訂正後にも訂正されていな
いデータに対しては、Ｃ２を付けた後に第３デインタリ
ーブブロック１８で所定の規則によりデインタリーブし
て、最終データを出力する。前記のようなデインタリー
ブは、主にＲＡＭ（Random AccessMemory）を利用して
入力データを所定ブロック単位でＲＡＭに予め貯蔵して
読み出し、アドレシングを調節することにより成される
が、通常ＲＡＭは８ビットデータバスを有する。
【０００４】図２は従来のエラー訂正用メモリ装置の構
成を示し、アドレス発生部２０とエラー訂正メモリ４０
とを有する。アドレス発生部２０は、ＥＦＭ復調データ
を書き込むための第１オフセットアドレス発生器２２
と、デコーダの出力データとポインタの読み出しのため
の第２オフセットアドレス発生器２４と、エラー訂正処
理のための書き込み／読み出し用の第３オフセットアド
レス発生器２６と、第１〜第３オフセットアドレス発生
器２２〜２６の出力を選択するためのマルチプレクサ２
８と、現在のベースをカウントするベースカウンタ３０
と、前記ベースカウンタ３０の出力とマルチプレクサ２
８の出力とを加えて最終アドレス信号を発生する加算器
３２とを含む。
成を示し、アドレス発生部２０とエラー訂正メモリ４０
とを有する。アドレス発生部２０は、ＥＦＭ復調データ
を書き込むための第１オフセットアドレス発生器２２
と、デコーダの出力データとポインタの読み出しのため
の第２オフセットアドレス発生器２４と、エラー訂正処
理のための書き込み／読み出し用の第３オフセットアド
レス発生器２６と、第１〜第３オフセットアドレス発生
器２２〜２６の出力を選択するためのマルチプレクサ２
８と、現在のベースをカウントするベースカウンタ３０
と、前記ベースカウンタ３０の出力とマルチプレクサ２
８の出力とを加えて最終アドレス信号を発生する加算器
３２とを含む。
【０００５】エラー訂正用メモリ４０は、エラー訂正デ
コーディング過程中にデータバスを通じてデータとポイ
ンタとを書き込んだり読み出す。従って、従来は、エラ
ー訂正用メモリに入出力されるデータは１バイト、即ち
８ビット単位であるのに比べ、ポインタは１ビットであ
るために、エラー訂正されていないデータにはポインタ
が付くのでメモリ領域の２ワ−ド、即ち２バイトを占め
る。従って、８ビットデータと、１ビットポインタより
なる２バイトのメモリ領域中で７ビットが使用されずに
空いているので、ＲＡＭの容量が不必要に大きくなる欠
点がある。
コーディング過程中にデータバスを通じてデータとポイ
ンタとを書き込んだり読み出す。従って、従来は、エラ
ー訂正用メモリに入出力されるデータは１バイト、即ち
８ビット単位であるのに比べ、ポインタは１ビットであ
るために、エラー訂正されていないデータにはポインタ
が付くのでメモリ領域の２ワ−ド、即ち２バイトを占め
る。従って、８ビットデータと、１ビットポインタより
なる２バイトのメモリ領域中で７ビットが使用されずに
空いているので、ＲＡＭの容量が不必要に大きくなる欠
点がある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、前記
のような従来の技術の問題点を解決するために、メモリ
の領域を能率的に使用できるエラー訂正用メモリ装置を
提供することである。
のような従来の技術の問題点を解決するために、メモリ
の領域を能率的に使用できるエラー訂正用メモリ装置を
提供することである。
【０００７】
【課題を達成するための手段】前記目的を達成するため
に、本発明のエラー訂正用メモリ装置は、ｍビットデー
タとエラー表示用ｎビットポインタとを所定の規則によ
り書き込み／読み出すエラー訂正用メモリ装置であっ
て、前記ｍビットデータを書き込むための第１メモリ
と、前記ｎビットポインタを書き込むための第２メモリ
と、前記第１及び第２メモリのアドレス信号を前記所定
の規則により発生するアドレス発生手段と、記録制御信
号及び読み出し制御信号を入力し、データ／ポインタ識
別信号に応答して、前記第１メモリの書き込み及び読み
出し制御信号と前記第２メモリの書き込み及び読み出し
制御信号とをそれぞれ発生する書き込み／読み出し制御
信号発生手段とを具備することを特徴とする。
に、本発明のエラー訂正用メモリ装置は、ｍビットデー
タとエラー表示用ｎビットポインタとを所定の規則によ
り書き込み／読み出すエラー訂正用メモリ装置であっ
て、前記ｍビットデータを書き込むための第１メモリ
と、前記ｎビットポインタを書き込むための第２メモリ
と、前記第１及び第２メモリのアドレス信号を前記所定
の規則により発生するアドレス発生手段と、記録制御信
号及び読み出し制御信号を入力し、データ／ポインタ識
別信号に応答して、前記第１メモリの書き込み及び読み
出し制御信号と前記第２メモリの書き込み及び読み出し
制御信号とをそれぞれ発生する書き込み／読み出し制御
信号発生手段とを具備することを特徴とする。
【０００８】ここで、前記ｍビットデータは８ビット
で、前記第１メモリはデータの長さが８ビットのＲＡＭ
であり、前記エラー表示用ｎビットポインタは１ビット
で、前記第２メモリはデータの長さが１ビットのＲＡＭ
である。又、本発明のエラー訂正用メモリ装置は、ｍビ
ットデータとエラー表示用ｎビットポインタを所定の規
則により書き込み／読み出すエラー訂正用メモリ装置で
あって、前記ｍビットのデータとｎビットポインタとを
記録するためのデータの長さが（ｍ＋ｎ）ビットである
メモリと、前記メモリのアドレス信号を前記所定の規則
により発生するアドレス発生手段と、データ書き込み制
御信号とポインタ書き込み制御信号とに応答して、前記
メモリの（ｍ＋ｎ）ビットのデータバスをｍビットとｎ
ビットとに分離し、双方向に駆動するデータバス駆動手
段とを具備することを特徴とする。
で、前記第１メモリはデータの長さが８ビットのＲＡＭ
であり、前記エラー表示用ｎビットポインタは１ビット
で、前記第２メモリはデータの長さが１ビットのＲＡＭ
である。又、本発明のエラー訂正用メモリ装置は、ｍビ
ットデータとエラー表示用ｎビットポインタを所定の規
則により書き込み／読み出すエラー訂正用メモリ装置で
あって、前記ｍビットのデータとｎビットポインタとを
記録するためのデータの長さが（ｍ＋ｎ）ビットである
メモリと、前記メモリのアドレス信号を前記所定の規則
により発生するアドレス発生手段と、データ書き込み制
御信号とポインタ書き込み制御信号とに応答して、前記
メモリの（ｍ＋ｎ）ビットのデータバスをｍビットとｎ
ビットとに分離し、双方向に駆動するデータバス駆動手
段とを具備することを特徴とする。
【０００９】ここで、前記データバス駆動手段は、前記
データ書き込み制御信号により、ｍビットの外部データ
バスから内部データバスにデータを結合する第１書き込
みバス駆動手段と、前記ポインタ書き込み制御信号によ
り、ｎビットの外部ポインタバスから内部ポインタバス
にポインタを結合する第２書き込み用バス駆動手段と、
前記データ書き込み制御信号によりイネーブルされ、読
み出し制御信号によりクロック同期して、前記内部デー
タバスに読み出されたｍビットデータをラッチする第１
ラッチ手段と、前記ポインタ書き込み制御信号によりイ
ネーブルされ、前記読み出し制御信号にクロック同期し
て、前記内部ポインタバスに読み出されたｎビットポイ
ンタをラッチする第２ラッチ手段と、前記読み出し制御
信号により、前記ｍビットの内部データバスと外部デー
タバスとを結合する第１読み出し用バス駆動手段と、前
記読み出し制御信号により、前記ｎビットの内部ポイン
タバスと外部ポインタバスとを結合する第２読み出し用
バス駆動手段とを具備する。
データ書き込み制御信号により、ｍビットの外部データ
バスから内部データバスにデータを結合する第１書き込
みバス駆動手段と、前記ポインタ書き込み制御信号によ
り、ｎビットの外部ポインタバスから内部ポインタバス
にポインタを結合する第２書き込み用バス駆動手段と、
前記データ書き込み制御信号によりイネーブルされ、読
み出し制御信号によりクロック同期して、前記内部デー
タバスに読み出されたｍビットデータをラッチする第１
ラッチ手段と、前記ポインタ書き込み制御信号によりイ
ネーブルされ、前記読み出し制御信号にクロック同期し
て、前記内部ポインタバスに読み出されたｎビットポイ
ンタをラッチする第２ラッチ手段と、前記読み出し制御
信号により、前記ｍビットの内部データバスと外部デー
タバスとを結合する第１読み出し用バス駆動手段と、前
記読み出し制御信号により、前記ｎビットの内部ポイン
タバスと外部ポインタバスとを結合する第２読み出し用
バス駆動手段とを具備する。
【００１０】
【作用】かかる構成により、データは８ビットデータを
有するＲＡＭ４２に書き込み、ポインタは１ビットデー
タを有するＲＡＭ４４に書き込むことにより、ＲＡＭサ
イズが不必要に大きくなることを防止することができ
る。又、９ビットデータバスを有する１つのメモリを使
用すると、８ビットデータと１ビットデータを１ワード
で書き込めるので、不必要にメモリのサイズが大きくな
ることが防止できる。
有するＲＡＭ４２に書き込み、ポインタは１ビットデー
タを有するＲＡＭ４４に書き込むことにより、ＲＡＭサ
イズが不必要に大きくなることを防止することができ
る。又、９ビットデータバスを有する１つのメモリを使
用すると、８ビットデータと１ビットデータを１ワード
で書き込めるので、不必要にメモリのサイズが大きくな
ることが防止できる。
【００１１】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。図３は、本発明によるエラー訂正メ
モリ装置の望ましい一実施例のブロック図である。図３
の実施例は、８ビットデータを有するデータ書き込み用
第１メモリ４２と、１ビットデータバスを有するポイン
タ書き込み用第２メモリ４４とを有する。又、本実施例
では、第１及び第２メモリ４２，４４の書き込み及び読
み出し制御のための書き込み及び読み出し制御信号発生
器５０を有する。
を詳細に説明する。図３は、本発明によるエラー訂正メ
モリ装置の望ましい一実施例のブロック図である。図３
の実施例は、８ビットデータを有するデータ書き込み用
第１メモリ４２と、１ビットデータバスを有するポイン
タ書き込み用第２メモリ４４とを有する。又、本実施例
では、第１及び第２メモリ４２，４４の書き込み及び読
み出し制御のための書き込み及び読み出し制御信号発生
器５０を有する。
【００１２】アドレス発生部２０は従来と同一のもので
あり、第１乃至第３オフセットアドレス発生器２２〜２
６と、マルチプレクサ２８と、ベースカウンタ３０と、
加算器３２とを含む。第１オフセットアドレス発生器２
２には、図４のＥＦＭデータ（Ｅ）書き込み用のＥＦＭ
クロックが入力されて、第１デインタリーブ規則を満た
すようにＥＦＭ復調データ書き込みオフセットアドレス
を発生し、マルチプレクサ２８のＡ入力端子に提供す
る。第２オフセットアドレス発生器２４には、最終デコ
ーダの図４の出力データＳＤとポインタＳＰとを読み出
すための読み出しクロックが入力されて、第２デインタ
リーブ規則を満たすようにデコーダの出力データとポイ
ンタとの読み出しオフセットアドレスを発生し、マルチ
プレクサ２８のＢ入力端子に提供する。第３オフセット
アドレス発生器２６には、エラー訂正過程で図４の読み
出し／書き込み制御信号（Ｒ／Ｗコントロールバス）が
入力されて、第３デインタリーブ規則を満たすようにエ
ラー訂正過程に必要なデータ及びポインタの読み出し／
書き込みオフセットアドレスを発生し、マルチプレクサ
２８のＣ入力端子に提供する。
あり、第１乃至第３オフセットアドレス発生器２２〜２
６と、マルチプレクサ２８と、ベースカウンタ３０と、
加算器３２とを含む。第１オフセットアドレス発生器２
２には、図４のＥＦＭデータ（Ｅ）書き込み用のＥＦＭ
クロックが入力されて、第１デインタリーブ規則を満た
すようにＥＦＭ復調データ書き込みオフセットアドレス
を発生し、マルチプレクサ２８のＡ入力端子に提供す
る。第２オフセットアドレス発生器２４には、最終デコ
ーダの図４の出力データＳＤとポインタＳＰとを読み出
すための読み出しクロックが入力されて、第２デインタ
リーブ規則を満たすようにデコーダの出力データとポイ
ンタとの読み出しオフセットアドレスを発生し、マルチ
プレクサ２８のＢ入力端子に提供する。第３オフセット
アドレス発生器２６には、エラー訂正過程で図４の読み
出し／書き込み制御信号（Ｒ／Ｗコントロールバス）が
入力されて、第３デインタリーブ規則を満たすようにエ
ラー訂正過程に必要なデータ及びポインタの読み出し／
書き込みオフセットアドレスを発生し、マルチプレクサ
２８のＣ入力端子に提供する。
【００１３】マルチプレクサ２８では、ＥＦＭＣＫ信号
とＲＤＣＫ信号とによって入力を選択して出力する。即
ち、Ｓ０とＳ１が（０，１）の際にはＡ入力を選択し、
Ｓ０とＳ１が（１，０）の際にはＢ入力を選択し、Ｓ０
とＳ１が（０，０）の際にはＣ入力を選択する。ベース
カウンタ３０は、デコーディングプロセスの基本区間を
示すクロックとＥＦＭフレームシンク周期を示すクロッ
クである図４のＢＣＫクロックを、加算器３２に供給す
る。加算器３２はマルチプレクサ２８の出力とベースカ
ウンタ３０の出力とを加算し、第１及び第２メモリのア
ドレス信号を発生し、アドレスバス（ＡＤＤＢＵＳ）を
通じて供給する。
とＲＤＣＫ信号とによって入力を選択して出力する。即
ち、Ｓ０とＳ１が（０，１）の際にはＡ入力を選択し、
Ｓ０とＳ１が（１，０）の際にはＢ入力を選択し、Ｓ０
とＳ１が（０，０）の際にはＣ入力を選択する。ベース
カウンタ３０は、デコーディングプロセスの基本区間を
示すクロックとＥＦＭフレームシンク周期を示すクロッ
クである図４のＢＣＫクロックを、加算器３２に供給す
る。加算器３２はマルチプレクサ２８の出力とベースカ
ウンタ３０の出力とを加算し、第１及び第２メモリのア
ドレス信号を発生し、アドレスバス（ＡＤＤＢＵＳ）を
通じて供給する。
【００１４】書き込み及び読み出し制御信号発生器５０
は、４つのＮＡＮＤゲートＧ１〜Ｇ４を具備し、図４の
書き込み制御信号／ＲＷＥ（以下／Ｘはｘの反転信号を
表わす）と読み出し制御信号／ＲＯＥとを入力し、図４
のデータ／ポインタ区分信号ＤＲＥＮにより、図４の第
１メモリ用データ書き込み及び読み出し制御信号／ＤＲ
ＷＥ，／ＤＲＯＥを出力し、第１メモリ４２の書き込み
制御端子／ＷＥと読み出し制御端子／ＯＥとに提供し、
又図４の第２メモリ用ポインタ書き込み及び読み出し制
御信号／ＰＲＷＥ，／ＰＲＯＥを出力し、第２メモリ４
４の書き込み制御端子／ＷＥと読み出し制御端子／ＯＥ
とに提供する。
は、４つのＮＡＮＤゲートＧ１〜Ｇ４を具備し、図４の
書き込み制御信号／ＲＷＥ（以下／Ｘはｘの反転信号を
表わす）と読み出し制御信号／ＲＯＥとを入力し、図４
のデータ／ポインタ区分信号ＤＲＥＮにより、図４の第
１メモリ用データ書き込み及び読み出し制御信号／ＤＲ
ＷＥ，／ＤＲＯＥを出力し、第１メモリ４２の書き込み
制御端子／ＷＥと読み出し制御端子／ＯＥとに提供し、
又図４の第２メモリ用ポインタ書き込み及び読み出し制
御信号／ＰＲＷＥ，／ＰＲＯＥを出力し、第２メモリ４
４の書き込み制御端子／ＷＥと読み出し制御端子／ＯＥ
とに提供する。
【００１５】このような本発明の第１実施例の動作を図
４を参照して説明する。図４を参照すれば、オフアドレ
ス発生部２０に入力されるＥＦＭＣＫ信号とＲＤＣＫ信
号とにより、データバス（ＤＡＴＡＢＵＳ）上にはＣ
１、Ｅ、Ｃ１、ＳＰ、Ｃ１、ＳＤ、Ｃ１、ＳＰ、Ｃ１、
ＳＤ、Ｃ１、Ｃ１、Ｃ１Ｐ、Ｃ２、ＳＰ、Ｅ、ＳＤ、Ｃ
２、ＳＰ、Ｃ２、ＳＤ、Ｃ１Ｐ、Ｃ２、Ｃ２Ｐ…の順で
データが提供される。ここで、Ｃ１はＣ１エラー訂正デ
コーダの書き込み／読み出しデータであり、Ｃ１ＰはＣ
１書き込み／読み出しポインタであり、Ｃ２はＣ２エラ
ー訂正デコーダの書き込み／読み出しデータであり、Ｃ
２ＰはＣ２書き込みポインタであり、ＥはＥＦＭ書き込
みデータであり、ＳＰは最終出力ポインタ、ＳＤは最終
出力データである。
４を参照して説明する。図４を参照すれば、オフアドレ
ス発生部２０に入力されるＥＦＭＣＫ信号とＲＤＣＫ信
号とにより、データバス（ＤＡＴＡＢＵＳ）上にはＣ
１、Ｅ、Ｃ１、ＳＰ、Ｃ１、ＳＤ、Ｃ１、ＳＰ、Ｃ１、
ＳＤ、Ｃ１、Ｃ１、Ｃ１Ｐ、Ｃ２、ＳＰ、Ｅ、ＳＤ、Ｃ
２、ＳＰ、Ｃ２、ＳＤ、Ｃ１Ｐ、Ｃ２、Ｃ２Ｐ…の順で
データが提供される。ここで、Ｃ１はＣ１エラー訂正デ
コーダの書き込み／読み出しデータであり、Ｃ１ＰはＣ
１書き込み／読み出しポインタであり、Ｃ２はＣ２エラ
ー訂正デコーダの書き込み／読み出しデータであり、Ｃ
２ＰはＣ２書き込みポインタであり、ＥはＥＦＭ書き込
みデータであり、ＳＰは最終出力ポインタ、ＳＤは最終
出力データである。
【００１６】従って、第１メモリ４２は、／ＤＲＯＥの
ロー区間からＣ１データを読み出し、／ＤＲＷＥのロ
ー区間でＥデータを書き込む。／ＤＲＯＥのロー区間
からＣ１，ＳＤ，Ｃ１データを読み出し、ロー区間
からＣ１，ＳＤ，Ｃ１データを読み出す。／ＤＲＷＥの
ロー区間でＣ１データを書き込む。第２メモリ４４
は、／ＰＲＯＥのロー区間から最終ポインタＳＰを
読み出し、／ＰＲＷＥのロー区間でＣ１エラー訂正に
よるＣ１ポインタを書き込む。
ロー区間からＣ１データを読み出し、／ＤＲＷＥのロ
ー区間でＥデータを書き込む。／ＤＲＯＥのロー区間
からＣ１，ＳＤ，Ｃ１データを読み出し、ロー区間
からＣ１，ＳＤ，Ｃ１データを読み出す。／ＤＲＷＥの
ロー区間でＣ１データを書き込む。第２メモリ４４
は、／ＰＲＯＥのロー区間から最終ポインタＳＰを
読み出し、／ＰＲＷＥのロー区間でＣ１エラー訂正に
よるＣ１ポインタを書き込む。
【００１７】Ｃ２エラー訂正の際は、第１メモリ４２
は、／ＤＲＯＥのロー区間からＣ２データを読み出
し、／ＤＲＷＥのロー区間でＥデータを書き込む。次
いで、／ＤＲＯＥのロー区間からＳＤ，Ｃ２と、／Ｄ
ＲＯＥのロー区間からＣ２，ＳＤデータを読み出す。
／ＤＲＷＥのロー区間でＣ２エラー訂正処理されたデ
ータを書き込む。第２メモリ４４は、／ＰＲＯＥのロー
区間からＳＰ及びＣ１Ｐを読み出し、ＰＲＷＥの
ロー区間でＣ２Ｐデータを書き込む。
は、／ＤＲＯＥのロー区間からＣ２データを読み出
し、／ＤＲＷＥのロー区間でＥデータを書き込む。次
いで、／ＤＲＯＥのロー区間からＳＤ，Ｃ２と、／Ｄ
ＲＯＥのロー区間からＣ２，ＳＤデータを読み出す。
／ＤＲＷＥのロー区間でＣ２エラー訂正処理されたデ
ータを書き込む。第２メモリ４４は、／ＰＲＯＥのロー
区間からＳＰ及びＣ１Ｐを読み出し、ＰＲＷＥの
ロー区間でＣ２Ｐデータを書き込む。
【００１８】以上のように、本発明の第１実施例では、
データは８ビットデータバスを有するＲＡＭ４２に書き
込まれ、ポインタは１ビットデータバスを有するＲＡＭ
４４に書き込まれることにより、ＲＡＭサイズが不必要
に大きくなることを防止することができる。図５は本発
明によるエラー訂正用メモリ装置の他の実施例のブロッ
ク図である。
データは８ビットデータバスを有するＲＡＭ４２に書き
込まれ、ポインタは１ビットデータバスを有するＲＡＭ
４４に書き込まれることにより、ＲＡＭサイズが不必要
に大きくなることを防止することができる。図５は本発
明によるエラー訂正用メモリ装置の他の実施例のブロッ
ク図である。
【００１９】本実施例は、前述した実施例に比べると、
１つの９ビットＲＡＭ４６を使用し、データとポインタ
のデータバスを区分して駆動するためのデータバス駆動
手段６０を具備した点が違う。前述した実施例と同一の
部分に対しては同一符号を付ける。９ビットＲＡＭ４６
は、アドレス発生部２０からアドレスバス（ＡＤＤＢＵ
Ｓ）を通じてアドレス信号が供給され、制御信号から書
き込み制御信号／ＲＷＥと読み出し制御信号／ＲＯＥが
供給される。データバス駆動手段６０は、データ書き込
み制御信号／ＤＲＷＥにより８ビットのデータバスを駆
動する第１書き込み用バス駆動器６２と、ポインタ書き
込み制御信号／ＰＲＷＥにより１ビットのポインタ用バ
スを駆動する第２書き込み用バス駆動器６４とを有す
る。又、データバス駆動手段６０は、前記データ書き込
み制御信号／ＤＲＷＥによりイネーブルされ、読み出し
制御信号／ＲＯＥにクロック同期されて前記メモリから
読み出された８ビットデータをラッチする第１ラッチ手
段６６と、前記ポインタ書き込み制御信号／ＰＲＷＥに
よりイネーブルされ前記読み出し制御信号／ＲＯＥにク
ロック同期され前記メモリから読み出された１ビットポ
インタをラッチする第２ラッチ手段６８とを具備し、前
記読み出し制御信号／ＲＯＥにより８ビットデータ用バ
スを駆動する第１読み出し用バス駆動器７０と、前記読
み出し制御信号／ＲＯＥにより１ビットポインタ用バス
を駆動する第２読み出し用バス駆動器７２とを具備す
る。
１つの９ビットＲＡＭ４６を使用し、データとポインタ
のデータバスを区分して駆動するためのデータバス駆動
手段６０を具備した点が違う。前述した実施例と同一の
部分に対しては同一符号を付ける。９ビットＲＡＭ４６
は、アドレス発生部２０からアドレスバス（ＡＤＤＢＵ
Ｓ）を通じてアドレス信号が供給され、制御信号から書
き込み制御信号／ＲＷＥと読み出し制御信号／ＲＯＥが
供給される。データバス駆動手段６０は、データ書き込
み制御信号／ＤＲＷＥにより８ビットのデータバスを駆
動する第１書き込み用バス駆動器６２と、ポインタ書き
込み制御信号／ＰＲＷＥにより１ビットのポインタ用バ
スを駆動する第２書き込み用バス駆動器６４とを有す
る。又、データバス駆動手段６０は、前記データ書き込
み制御信号／ＤＲＷＥによりイネーブルされ、読み出し
制御信号／ＲＯＥにクロック同期されて前記メモリから
読み出された８ビットデータをラッチする第１ラッチ手
段６６と、前記ポインタ書き込み制御信号／ＰＲＷＥに
よりイネーブルされ前記読み出し制御信号／ＲＯＥにク
ロック同期され前記メモリから読み出された１ビットポ
インタをラッチする第２ラッチ手段６８とを具備し、前
記読み出し制御信号／ＲＯＥにより８ビットデータ用バ
スを駆動する第１読み出し用バス駆動器７０と、前記読
み出し制御信号／ＲＯＥにより１ビットポインタ用バス
を駆動する第２読み出し用バス駆動器７２とを具備す
る。
【００２０】前述した他の実施例の動作を図６を参照し
て説明する。読み出し制御信号／ＲＯＥのロー区間で９
ビットデータバスのデータを外部のデータバス（ＤＡＴ
ＡＢＵＳ）に信号を通過させる。データ書き込みの際に
は、読み出し制御信号／ＲＯＥをローにアクチブさせた
後、／ＲＯＥの上昇エッジでラッチ手段６６，６８に８
ビットのデータと１ビットのポインタを一時貯蔵した
後、直ちに／ＤＲＷＥ信号をローにアクチブさせること
により、外部のデータバスの８ビットデータと９ビット
ＲＡＭ４６から読み出したデータバスの１ビットポイン
タとをラッチ手段６８より読み出し、データバスを通じ
て書き込み制御信号／ＲＷＥのロー区間で９ビットＲＡ
Ｍ４６に書き込む。
て説明する。読み出し制御信号／ＲＯＥのロー区間で９
ビットデータバスのデータを外部のデータバス（ＤＡＴ
ＡＢＵＳ）に信号を通過させる。データ書き込みの際に
は、読み出し制御信号／ＲＯＥをローにアクチブさせた
後、／ＲＯＥの上昇エッジでラッチ手段６６，６８に８
ビットのデータと１ビットのポインタを一時貯蔵した
後、直ちに／ＤＲＷＥ信号をローにアクチブさせること
により、外部のデータバスの８ビットデータと９ビット
ＲＡＭ４６から読み出したデータバスの１ビットポイン
タとをラッチ手段６８より読み出し、データバスを通じ
て書き込み制御信号／ＲＷＥのロー区間で９ビットＲＡ
Ｍ４６に書き込む。
【００２１】ポインタをメモリ４６に書き込む時は、／
ＲＯＥ信号をローにアクチブさせた後、／ＲＯＥ信号の
上昇エッジでラッチ手段６６，６８に８ビットのデータ
と１ビットのポインタとを一時貯蔵した後、直ちに／Ｐ
ＲＷＥ信号をローにアクチブさせることにより、外部の
データバスの１ビットポインタと９ビットＲＡＭ４６か
ら読み出したデータバスの８ビットのデータとをラッチ
手段６６から読み出し、データバスを通じて書き込み制
御信号／ＲＷＥのロー区間で９ビットＲＡＭ４６に書き
込む。
ＲＯＥ信号をローにアクチブさせた後、／ＲＯＥ信号の
上昇エッジでラッチ手段６６，６８に８ビットのデータ
と１ビットのポインタとを一時貯蔵した後、直ちに／Ｐ
ＲＷＥ信号をローにアクチブさせることにより、外部の
データバスの１ビットポインタと９ビットＲＡＭ４６か
ら読み出したデータバスの８ビットのデータとをラッチ
手段６６から読み出し、データバスを通じて書き込み制
御信号／ＲＷＥのロー区間で９ビットＲＡＭ４６に書き
込む。
【００２２】従って、他の実施例では、９ビットデータ
バスを有する１つのメモリを使用し、８ビットデータと
１ビットポインタとを１ワードで書き込めるので、不必
要にメモリのサイズが大きくなることが防止できる。
バスを有する１つのメモリを使用し、８ビットデータと
１ビットポインタとを１ワードで書き込めるので、不必
要にメモリのサイズが大きくなることが防止できる。
【００２３】
【発明の効果】以上のように本発明により、メモリの領
域を能率的に使用できるエラー訂正用メモリ装置を提供
できる。本発明では、光ディスクのエラー訂正システム
で使用されるメモリの領域を能率的に使用することによ
りメモリサイズを減らせるので、エラー訂正システムの
ワンチップ化を容易にしコストを減少させ得る。
域を能率的に使用できるエラー訂正用メモリ装置を提供
できる。本発明では、光ディスクのエラー訂正システム
で使用されるメモリの領域を能率的に使用することによ
りメモリサイズを減らせるので、エラー訂正システムの
ワンチップ化を容易にしコストを減少させ得る。
【図１】一般的な光ディスクプレイヤのエラー訂正を説
明するための図である。
明するための図である。
【図２】従来のエラー訂正用メモリ装置のブロックを示
す図である。
す図である。
【図３】本発明によるエラー訂正用メモリ装置の望まし
い一実施例のブロックを示す図である。
い一実施例のブロックを示す図である。
【図４】図３上のシステムの各部の波形を示す図であ
る。
る。
【図５】本発明によるエラー訂正用メモリ装置の他の実
施例のブロックを示す図である。
施例のブロックを示す図である。
【図６】図５上のシステムの各部の波形を示す図であ
る。
る。
Claims (4)
- 【請求項１】 ｍビットデータとエラー表示用ｎビット
ポインタとを所定の規則により書き込み／読み出すエラ
ー訂正用メモリ装置であって、 前記ｍビットデータを書き込むための第１メモリと、 前記ｎビットポインタを書き込むための第２メモリと、 前記第１及び第２メモリのアドレス信号を前記所定の規
則により発生するアドレス発生手段と、 記録制御信号及び読み出し制御信号を入力し、データ／
ポインタ識別信号に応答して、前記第１メモリの書き込
み及び読み出し制御信号と前記第２メモリの書き込み及
び読み出し制御信号とをそれぞれ発生する書き込み／読
み出し制御信号発生手段とを具備することを特徴とする
エラー訂正用メモリ装置。 - 【請求項２】 前記ｍビットデータは８ビットで、前記
第１メモリはデータの長さが８ビットのＲＡＭであり、
前記エラー表示用ｎビットポインタは１ビットで、前記
第２メモリはデータの長さが１ビットのＲＡＭであるこ
とを特徴とする請求項１記載のエラー訂正用メモリ装
置。 - 【請求項３】 ｍビットデータとエラー表示用ｎビット
ポインタを所定の規則により書き込み／読み出すエラー
訂正用メモリ装置であって、 前記ｍビットのデータとｎビットポインタとを記録する
ためのデータの長さが（ｍ＋ｎ）ビットであるメモリ
と、 前記メモリのアドレス信号を前記所定の規則により発生
するアドレス発生手段と、 データ書き込み制御信号とポインタ書き込み制御信号と
に応答して、前記メモリの（ｍ＋ｎ）ビットのデータバ
スをｍビットとｎビットとに分離し、双方向に駆動する
データバス駆動手段とを具備することを特徴とするエラ
ー訂正用メモリ装置。 - 【請求項４】 前記データバス駆動手段は、 前記データ書き込み制御信号により、ｍビットの外部デ
ータバスから内部データバスにデータを結合する第１書
き込みバス駆動手段と、 前記ポインタ書き込み制御信号により、ｎビットの外部
ポインタバスから内部ポインタバスにポインタを結合す
る第２書き込み用バス駆動手段と、 前記データ書き込み制御信号によりイネーブルされ、読
み出し制御信号によりクロック同期して、前記内部デー
タバスに読み出されたｍビットデータをラッチする第１
ラッチ手段と、 前記ポインタ書き込み制御信号によりイネーブルされ、
前記読み出し制御信号にクロック同期して、前記内部ポ
インタバスに読み出されたｎビットポインタをラッチす
る第２ラッチ手段と、 前記読み出し制御信号により、前記ｍビットの内部デー
タバスと外部データバスとを結合する第１読み出し用バ
ス駆動手段と、 前記読み出し制御信号により、前記ｎビットの内部ポイ
ンタバスと外部ポインタバスとを結合する第２読み出し
用バス駆動手段とを具備することを特徴とする請求項３
記載のエラー訂正用メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-11858 | 1993-06-28 | ||
| KR1019930011858A KR0141240B1 (ko) | 1993-06-28 | 1993-06-28 | 에러정정용 메모리장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721700A true JPH0721700A (ja) | 1995-01-24 |
Family
ID=19358137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6043545A Pending JPH0721700A (ja) | 1993-06-28 | 1994-03-15 | エラー訂正用メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6038692A (ja) |
| JP (1) | JPH0721700A (ja) |
| KR (1) | KR0141240B1 (ja) |
| CN (1) | CN1073736C (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592404A (en) * | 1993-11-04 | 1997-01-07 | Cirrus Logic, Inc. | Versatile error correction system |
| JP2871534B2 (ja) * | 1995-06-26 | 1999-03-17 | 株式会社日立製作所 | ディジタル信号記録方法、ディスク再生装置、及び、ディスク再生方法 |
| DE10111440C2 (de) * | 2001-03-09 | 2003-02-20 | Infineon Technologies Ag | Adressengenerator zur Erzeugung von Adressen zum Testen einer Schaltung |
| JP2002317808A (ja) * | 2001-04-20 | 2002-10-31 | Wakai & Co Ltd | 板ナット体 |
| US7114023B2 (en) * | 2003-08-29 | 2006-09-26 | Intel Corporation | Non-sequential access pattern based address generator |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719628A (en) * | 1983-12-20 | 1988-01-12 | Sony Corporation | Method and apparatus for decoding error correction code |
-
1993
- 1993-06-28 KR KR1019930011858A patent/KR0141240B1/ko not_active IP Right Cessation
-
1994
- 1994-01-19 CN CN94100532A patent/CN1073736C/zh not_active Expired - Fee Related
- 1994-01-21 US US08/184,446 patent/US6038692A/en not_active Expired - Fee Related
- 1994-03-15 JP JP6043545A patent/JPH0721700A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR0141240B1 (ko) | 1998-07-15 |
| KR950001724A (ko) | 1995-01-03 |
| CN1097079A (zh) | 1995-01-04 |
| CN1073736C (zh) | 2001-10-24 |
| US6038692A (en) | 2000-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001201 |