KR0141240B1 - 에러정정용 메모리장치 - Google Patents

에러정정용 메모리장치

Info

Publication number
KR0141240B1
KR0141240B1 KR1019930011858A KR930011858A KR0141240B1 KR 0141240 B1 KR0141240 B1 KR 0141240B1 KR 1019930011858 A KR1019930011858 A KR 1019930011858A KR 930011858 A KR930011858 A KR 930011858A KR 0141240 B1 KR0141240 B1 KR 0141240B1
Authority
KR
South Korea
Prior art keywords
data
pointer
control signal
memory
write
Prior art date
Application number
KR1019930011858A
Other languages
English (en)
Other versions
KR950001724A (ko
Inventor
심재성
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019930011858A priority Critical patent/KR0141240B1/ko
Priority to CN94100532A priority patent/CN1073736C/zh
Priority to US08/184,446 priority patent/US6038692A/en
Priority to JP6043545A priority patent/JPH0721700A/ja
Publication of KR950001724A publication Critical patent/KR950001724A/ko
Application granted granted Critical
Publication of KR0141240B1 publication Critical patent/KR0141240B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1866—Error detection or correction; Testing, e.g. of drop-outs by interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
    • G11B2020/1836—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information using a Reed Solomon [RS] code
    • G11B2020/184—Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information using a Reed Solomon [RS] code using a cross-interleaved Reed Solomon [CIRC]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B2220/00—Record carriers by type
    • G11B2220/20—Disc-shaped record carriers
    • G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
    • G11B2220/2537—Optical discs

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 에러정정용 메모리장치에 관한 것으로 특히 mbit데이타와 에러표시용 nbit 포인터를 소정의 규칙에 따라 기입하고 독출하는 에러정정용 메모리장치에 있어서, 상기 mbit데이타를 기입하기 위한 제1메모리; 상기 nbit포인터를 기입하기 위한 제2메모리; 상기 제1 및 제2메모리의 어드레스신호를 상기 소정의 규칙에 따라 발생하는 어드레스발생부; 및 기록제어신호 및 독출제어신호를 입력해서 데이타/포인터 구별신호에 응답하여 제1메모리의 기입 및 독출제어신호와 제2메모리의 기입 및 독출제어신호를 각각 발생하는 기입/독출제어신호 발생수단을 구비한 것을 특징으로 한다.
따라서, 본 발명은 에러정전장치의 메모리 사이즈를 감소시킬 수 있다.

Description

에러정정용 메모리장치
제1도는 일반적인 광디스크 재생장치의 에러정정을 설명하기 위한 도면.
제2도는 종래의 에러정정용 메모리 장치의 블럭도.
제3도는 본 발명에 의한 에러정정용 메모리장치의 바람직한 일실시예의 블럭도.
제4도는 제3도의 각부 타이밍챠트.
제5도는 본 발명에 의한 에러정정용 메모리장치의 다른 실시예의 블럭도.
제6도는 제5도의 각부 타이밍챠트.
본 발명은 에러정정용 메모리장치에 관한 것으로서, 특히 광디스크 재생장치의 에러정정용 메모리장치에 관한 것이다.
일반적으로 광디스크 재생장치는 재생시 연집에러정정능력을 향상시키기 위해 기록데이타를 인터리빙하고 에러정정부호화해서 디스크에 기록하며, 재생시에는 디스크로부터 읽혀진 데이타를 디인터리빙하고 에러정정 디코딩해서 복원한다. 이와 같은 디인터리빙 및 에러정정디코딩과정에서는 데이타를 소정 신호처리 블럭단위로 메모리에 기입 및 독출한다.
제1도는 일반적인 광디스크 재생장치의 에러정정디코딩 과정을 설명하기 위한 것으로써, 디스크로부터 읽혀지고 복조된 데이타는 제1디인터리브블럭(10)에서 소정의 규칙에 의해 디인터리브된 후에 C1에러정정블럭(120)에서 제1에러정정이 수행된다. 제1에러정정의 결과 에러정정이 안된 데이타에 대해서는 C1포인터를 붙여준다. C1에러정정후의 데이타를 제2디인터리브블럭(14)에서 소정의 규칙에 의해 디인터리브처리한 후에 C2에러정정블럭(16)에서 제2에러정정이 수행된다. 제2에러정정후에도 정정이 안된 데이타에 대해서는 C2포인터를 붙인 후 제3인터리브블럭(18)에서 소정의 규칙에 의해 디인터리브해서 최종데이타를 출력한다. 상기와 같은 디인터리브는 주로 RAM(Rendom Access Memory)를 이용해서 입력데이타를 소정블럭단위로 RAM에 미리저장하고 어드레싱을 조절함으로서 이루어지게 되는데 통상 8bit 데이타버스를 갖는 RAM을 사용한다.
제2도를 참조하면, 종래의 에러정정용 메모리장치는 어드레스발생부(20)와 에러정정용메모리(40)를 가진다. 어드레스발생부(20)는 EFM복조데이타를 기입하기 위한 제1오프셋어드레스발생기(22), 디코더출력데이타와 포인터의 독출를 위한 제2오프셋어드레스발생기(24), 에러정정처리를 위한 기입/독출용 제3오프셋어드레스발생기(28), 제1-제3오프셋어드레스발생기의 출력을 선택하기 위한 멀티플렉서(28), 현재의 베이스를 카운트하는 베이스카운터(30), 상기 베이스카운터(30)의 출력과 멀티플렉서(28)의 출력을 더해서 최종어드레스신호를 발생하느 가산기(32)를 포함한다. RAM(40)은 에러정정디코딩과정중 데이타버스를 통해 데이타와 포인터를 기입하거나 독출한다. 따라서 종래에는 RAM(40)에 입출력되는 데이타는 1바이트, 즉 8bit단위임에 비해서 포인터는 16bit이므로 에러정정이 안된 데이타는 포인터가 붙게 되므로 메모리영역을 2워드, 즉 2바이트를 차지하게 된다. 1바이트의 8bit 데이타와, 1비트의 포인처로 된 2바이트영역을 차지하게 되므로 1비트포인터가 저장되는 1비트를 제외한 나머지 7비트가 비어있게 되어 RAM의 크기가 불필요하게 커지는 결점이 있었다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 에러정정용 메모리의 영역을 능률적으로 사용할 수 있는 에러정정용 메모리장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 제1장치는 mbit데이타와 에러표시용 nbit 포인터를 소정의 규칙에 따라 기입하고 독출하는 에러정정용 메모리장치에 있어서,
상기 mbit 데이타를 기입하기 위한 제1메모리; 상기 nbit포인터를 기입하기 위한 제2메모리; 상기 제1 및 제2메모리의 어드레스신호를 상기 소정의 규칙에 따라 발생하는 어드레스발생부; 및 기록제어신호 및 독출제어신호를 입력해서 데이타/포인터 구별신호에 응답하여 제1메모리의 기입 및 독출제어신호와 제2메모리의 기입 및 독출제어신호를 각각 발생하는 기입/독출제어신호 발생수단을 구비한 것을 특징으로 한다.
또한 본 발명의 제2장치는 mbit 데이타와 에러표시용 nbit포인터를 소정의 규칙에 따라 가입하고 독출하는 에러정정용 메모리장치에 있어서,
상기 mbit의 데이타와 nbit포인터를 기록하기 위한 데이타길이가 m+n bit인 메모리; 상기 메모리의 어드레스신호를 상기 소정의 규칙에 따라 발생하는 어드레스발생부; 상기 메모리 m+n bit의 데이타버스를 데이타 기입 제어신호와 포인터 기입제어신호에 응답하여 mbit와 nbit로 분리하여 쌍방향으로 구동하는 데이타버스구동수단을 구비한 것을 특징으로 한다.
이하 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
제3도는 본 발명에 의한 에러정정 메모리장치의 바람직한 일실시예의 블럭도이다. 제3도의 일실시예에서는 8bit데이타버스를 가진 데이타 기입용 제1메모리(42)와, 1bit 데이타버스를 가진 포인터기입용 제2메모리(44)를 가진다. 또한, 본 발명에서는 제1 및 제2메모리(42, 44)의 기입 및 독출제어를 위한 기입 및 독출제어신호발생기(50)를 가진다. 어드레스발생부(20)는 종래와 동일한 것으로서, 제1 내지 제3 오프셋 어드레스발생기(22∼26), 멀티플렉서(28), 베이스카운터(30), 가산기(32)를 포함한다.
제1오프셋어드레스발생기(22)는 제43도의 EFM데이타(E)기입용 클럭(EFMCK)을 입력으로 받아 제1디인터리브규칙을 만족하도록 EFM복조데이타기입 오프셋 어드레스를 발생해서 멀티플렉서(28)의 A입력단자에 제공한다. 제2오프셋어드레스발생기(24)는 최종 디코더의 제4도의 출력데이타(SD)와 포인터(SP) 독출용클럭(RDCK)을 입력으로 받아 제2디인터리브규칙을 만족하도록 디코더의 출력데이타와 포인터독출 오프셋어드레스를 발생시켜 멀티플렉서(28)의 B입력단자에 제공한다. 제3오프셋어드레스발생기(26)는 에러정정과정에서 필요한 데이타 및 포인터의 제4도의 독출/기입제어신호(ECTRBUS)를 입력으로 받아 제3디인터리브규칙을 만족하도록 에러정정과정에 필요한 데이타 및 포인터의 독출/기입 오프셋 어드레스를 발생시켜 멀티플렉서(28)의 C입력단자에 제공한다. 멀티플렉서(28)에서는 EFMCK신호와 RDCK신호에 따라서 입력을 선택해서 출력한다. 즉 S0와 S1이 0.1일때 A입력을 선택하며, S0와 S1이 1.0일때 B입력을 선택하며, S0와 S1이 0.0일때 C입력을 선택한다. 베이스카운터(30)는 디코딩프로세스의 기본구간을 나타내는 클럭과 EFM프레임 싱크주기를 나타내는 클럭인 제4도의 BCK클럭을 가산기(32)에 공급한다. 가산기(32)는 멀티플렉서(28)의 출력과 베이스카운터(30)의 출력을 가산해서 제1 및 제2메모리의 어드레스신호를 발생해서 어드레스버스(ADD,BUS)에 공급한다. 기입 및 독출제어신호발생기(50)는 4개의 NAND게이트(G1∼G4)를 구비하여, 제4도의 기입제어신호(RWE)와 독출제어신호(ROE)를 입력해서 제4도의 데이타/포인터구분신호(DREN)에 따라 제4도의 제1메모리용 데이타기입 및 독출제어신호(DRWE, DROE)를 출력해서 제1메모리(42)의 기입제어단자(WE)와 독출제어단자(OE)에 제공하며, 또한 제4도의 제2메모리용 포인터기입 및 독출제어신호(PRWE, PROE)를 출력해서 제2메모리(42)의 기입제어단자(WE)와 독출제어단자(OE)에 제공한다.
이와 같은 본 발명의 제1실시예의 동작을 제4도를 참조해서 설명하고자 한다.
제4도를 참조하면, 오프렛어드레스발생부(20)에 입력되는 EFMCK신호와 RDCK신호에 따라 데이타버스(DATABUS)상에는 C1, E, C1, SP, C1, SD, C1, SP, C1, SD, C1, C1, C1P, C2, SP, E, SD, C2, SP, C2, SD, C1P, C2, C2P… 순으로 데이타들이 제공된다. 여기서 C1은 C1에러정정디코더의 기입/독출데이타이며, C1P는 C1기입/독출포인터이며, C2는 C2에러정정디코더의 기입/독출데이타이며, C2P는 C2기입포인터이며, E는 EFM기입데이타이며, SP는 최종출력포인터, SD는 최종출력데이타이다. 따라서, 제1메모리(42)는 DROE의 로우구간①에서 C1데이타를 독출하고 DRWE의 로우구간①에서 E데이타를 기입한다. DROE의 로우구간②에서 C1, SD, C1데이타를 독출하며, 로우구간③에서 C1, SD, C1데이타를 독출한다. DRWE의 로우구간②에서 C1데이타를 기입한다. 제2메모리(44)는 PROE의 로우구간①②에서 최종포인터 SP를 독출하고, PRWE의 로우구간①에서 C1에러정정에 의한 C1포인터를 기입한다. C2에러정정시에는 제1메모리(42)는 DROE의 로우구간④에서 C2데이타를 독출하고 DRWE의 로우구간③에서 E데이타를 기입한다.
이어서 DROE의 로우구간⑤⑥에서 SD, C2와, C2, SD, 데이타를 독출한다. DRWE의 로우구간④에서 C2에러정정처리된 데이타를 기입한다. 제2메모리(44)는 PROE의 로우구간③④⑤에서 SP 및 C1데이타를 독출하고 PRWE의 로우구간②에서 C2데이타를 기입한다.
이상과 같이 본 발명의 일실시예에서는 데이타는 8bit데이타버스를 가진 RAM(42)에 기입하고 포인터는 1bit데이타버스를 가진 RAM(44)에 기입함으로써 RAM 사이즈가 불필요하게 켜지는 것을 방지할 수 있다.
제5도는 본 발명에 의한 에러정정용 메모리장치의 다른 실시예의 블럭도이다. 다른 실시예는 상술한 일실시예에 비해 하나의 9bit RAM(46)을 사용하고 데이타와 포인터의 데이타버스를 구분해서 구동하기 위한 데이타버스구동수단(60)을 구비한 점이 다르다. 동일부분에 대해서는 동일부호로 처리한다. 9bit RAM(46)은 어드레스발생부(20)로부터 어드레스버스(ADDBUS)를 통해 어드레스신호를 공급받으며 제어신호로 기입제어신호(RWE)와 독출제어신호(ROE)를 공급받는다. 데이타버스구동수단(60)은 데이타기입제어신호(DRWE)에 따라 8bit의 데이타버스를 구동하는 제1기입용버스구동기(62)와, 포인터기입제어신호(PRWE)에 따라 1bit의 포인터용 버스를 구동하는 제2기입용버스구동기(64)를 가진다. 또한, 데이타버스구동수단(60)은 상기 데이타기입제어신호(DRWE)에 의해 인에이블되고 독출제어신호(ROE)에 클럭동기되어 상기 메모리로부터 독출된 8bit 데이타를 래치하는 제1래치수단(66)과, 상기 포인터기입제어신호(PRWE)에 의해 인에이블되고 상기 독출제어신호(ROE)에 클럭동기되어 상기 메모리로부터 독출된 1bit포인터를 래치하는 제2래치수단(68)을 구비하여, 상기 독출제어신호(ROE)에 따라 8bit데이타용 버스를 구동하는 제1독출용버스구동기(70)와, 상기 독출제어신호(ROE)에 따라 1bit 포인터용버스를 구동하는 제2독출용 버스구동(72)를 구비한다.
상술한 다른 실시예의 동작을 제10도를 참조하면 독출제어신호(ROE)의 로우구간에서 9비트 데이타버스(DMABUS)를 외부의 데이타버스(DTBUS)로 신호를 통과시킨다. 데이타 기입시에는 독출제어신호(ROE)를 로우로 액티브시킨 뒤 ROE의 상승엣지에서 래치수단(66, 68)에 8비트의 데이타와 1비트의 포인터를 일시 저장한 뒤 바로 DRWE신호를 로우로 액티브시킴으로써 외부의 데이타버스(DTBUS)의 8비트데이타와, 메모리에서 읽은 데이타버스(DATABUS) 1미트 포인터를 래치수단(68)으로부터 읽어와서 데이타버스(DATABUS)를 통해 기입제어신호(RWE)의 로우구간에서 메모리(46)에 기입한다. 포인터를 메모리(46)에 기입할 때에는 ROE신호를 로우로 액티브시킨 뒤 ROE신호의 상승엣지에서 래치수단(66, 68)에 8비트의 데이타와 1비트의 포인터를 일시저장한 뒤 바로 PRWE신호를 로우로 액티브시킴으로써 외부의 데이타버스(DTBUS)의 1비트이 포인터와, 메모리(40)에서 읽은 DATABUS의 8비트의 데이타를 래치수단(66)으로부터 읽어와서 데이타버스(DATABUS)를 통해 기입제어신호로 RWE의 로우구간에서 메모리(46)에 기입한다.
따라서, 다른 실시예에서는 9bit데이타 버스를 가진 하나의 메모리를 사용하여 8bit 데이타와 1bit포인터를 1워드로 메모리에 기입할 수 있으므로 불필요하게 메모리의 사이즈가 커지는 것을 방지할 수 있다.
이상과 같이 본 발명에서는 광디스크의 에러정정시스템에서 사용되는 메모리의 영역을 능률적으로 사용함으로써 메모리사이즈를 감소시킬 수 있으므로 에러정정시스템의 원칩화를 용이하게 하며 코스트를 감소시킬 수 있는 유용한 발명이다.

Claims (4)

  1. mbit데이타와 에러표시용 nbit 포인터를 소정의 규칙에 따라 가입하고 독출하는 에러정정용 메모리장치에 있어서, 상기 mbit 데이타를 기입하기 위한 제1메모리; 상기 nbit포인터를 기입하기 위한 제2메모리; 상기 제1 및 제2메모리의 어드레스신호를 상기 소정의 규칙에 따라 발생하는 어드레스발생부; 및 기록제어신호 및 독출제어신호를 입력해서 데이타/포인터 구별신호에 응답하여 제1메모리의 기입 및 독출제어신호와 제2메모리의 기입 및 독출제어신호를 각각 발생하는 기입/독출제어신호 발생수단을 구비한 것을 특징으로 하는 에러정정용 메모리장치.
  2. 제1항에 있어서, 상기 mbit데이타는 8bit이고 에러표시용 nbit포인터는 1bit이며, 상기 제1메모리는 데이타길이가 8bit인 RAM이고 상기 제2메모리는 데이타길이가 1bit인 RAM인 것을 특징으로 하는 에러정정용 메모리장치.
  3. mbit 데이타와 에러표시용 nbit포인터를 소정의 규칙에 따라 기입하고 독출하는 에러정정용 메모리장치에 있어서, 상기 mbit의 데이타와 nbit포인터를 기록하기 위한 데이타길이가 m+n bit인 메모리; 상기 메모리의 어드레스신호를 상기 소정의 규칙에 따라 발생하는 어드레스발생부; 상기 메모리 m+n bit의 데이타버스를 데이타 기입 제어신호와 포인터 기입제어신호에 응답하여 mbit와 nbit로 분리하여 쌍방향으로 구동하는 데이타버스구동수단을 구비한 것을 특징으로 하는 에러정정용 메모리장치.
  4. 제3항에 있어서, 상기 데이타버스구동수단은 상기 데이타기입제어신호에 따라 mbit의 외부데이타버스로부터 내부데이타버스로 데이타를 결합하는 상기 포인터기입제어신호에 따라 nbit의 외부포인터버스로부터 내부포인터버스로 포인터를 결합하는 제2기입용 버스구동기; 상기 데이타기입제어신호에 의해 인에이블되고 독출제어신호에 클럭동기되어 상기 내부데이타버스에 독출된 mbit데이타를 래치하는 제1래치수단; 상기 포인터 기입제어신호에 의해 인에이블되고 상기 독출제어신호에 클럭동기되어 상기 내부데이타버스에 독출된 nbit포인터를 래치하는 제2래치수단; 상기 독출제어신호에 따라 상기 mbit의 내부데이타버스와 외부데이타버스를 결합하는 제1독출용 버스구동기; 및 상기 독출제어신호에 따라 상기 nbit의 결합하는 제2독출용 버스구동기를 구비하는 것을 특징으로 하는 에러정정용 메모리장치.
KR1019930011858A 1993-06-28 1993-06-28 에러정정용 메모리장치 KR0141240B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019930011858A KR0141240B1 (ko) 1993-06-28 1993-06-28 에러정정용 메모리장치
CN94100532A CN1073736C (zh) 1993-06-28 1994-01-19 纠错存储器系统
US08/184,446 US6038692A (en) 1993-06-28 1994-01-21 Error correcting memory system
JP6043545A JPH0721700A (ja) 1993-06-28 1994-03-15 エラー訂正用メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930011858A KR0141240B1 (ko) 1993-06-28 1993-06-28 에러정정용 메모리장치

Publications (2)

Publication Number Publication Date
KR950001724A KR950001724A (ko) 1995-01-03
KR0141240B1 true KR0141240B1 (ko) 1998-07-15

Family

ID=19358137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930011858A KR0141240B1 (ko) 1993-06-28 1993-06-28 에러정정용 메모리장치

Country Status (4)

Country Link
US (1) US6038692A (ko)
JP (1) JPH0721700A (ko)
KR (1) KR0141240B1 (ko)
CN (1) CN1073736C (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592404A (en) * 1993-11-04 1997-01-07 Cirrus Logic, Inc. Versatile error correction system
JP2871534B2 (ja) * 1995-06-26 1999-03-17 株式会社日立製作所 ディジタル信号記録方法、ディスク再生装置、及び、ディスク再生方法
DE10111440C2 (de) * 2001-03-09 2003-02-20 Infineon Technologies Ag Adressengenerator zur Erzeugung von Adressen zum Testen einer Schaltung
JP2002317808A (ja) * 2001-04-20 2002-10-31 Wakai & Co Ltd 板ナット体
US7114023B2 (en) * 2003-08-29 2006-09-26 Intel Corporation Non-sequential access pattern based address generator

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0426657B1 (en) * 1983-12-20 1999-03-10 Sony Corporation Method and apparatus for decoding error correction code

Also Published As

Publication number Publication date
JPH0721700A (ja) 1995-01-24
KR950001724A (ko) 1995-01-03
CN1097079A (zh) 1995-01-04
CN1073736C (zh) 2001-10-24
US6038692A (en) 2000-03-14

Similar Documents

Publication Publication Date Title
US6789179B2 (en) Method and system for fast data access using a memory array
US6295596B1 (en) Data reproducing apparatus
KR0141240B1 (ko) 에러정정용 메모리장치
US6044484A (en) Method and circuit for error checking and correction in a decoding device of compact disc-read only memory drive
JPH09219099A (ja) 半導体メモリのセルフバーンイン回路
KR860003555A (ko) 디스크 제어기용 비트스트림 구성장치
US6510486B1 (en) Clocking scheme for independently reading and writing multiple width words from a memory array
JPS59104800A (ja) 画像メモリのパリテイ・チエツク方式
KR100556469B1 (ko) 인터리브/디인터리브 장치
JP4629198B2 (ja) 演算装置及び演算方法
JPS5758280A (en) Method for making memory address
KR100340908B1 (ko) 아날로그/디지털 변환기
JP2001117825A (ja) データ記録装置およびデータ再生装置
EP0327309A3 (en) Memory apparatus having error correction function
KR100223652B1 (ko) 메모리장치에 있어서 2비트메모리를 1비트메모리로 사용하기위한 방법 및 장치
KR940008806B1 (ko) 메모리 어드레싱 및 데이타량 카운트 회로
KR0154990B1 (ko) 컴팩트 디스크 롬 데이터 처리 시작주소 지정 장치
KR100364800B1 (ko) 반도체 메모리의 데이터 입출력 제어 장치
SU1111206A1 (ru) Оперативное запоминающее устройство с коррекцией информации
SU1215137A1 (ru) Запоминающее устройство с коррекцией информации
SU429466A1 (ru) Запоминающее устройствофшд
JPS6349808B2 (ko)
JPS58139385A (ja) メモリアドレス情報信号発生装置
JP2003015950A (ja) バス幅変換回路
KR19980029073A (ko) 콘벌루션 인터리버

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080228

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee