KR950001724A - 에러정정용 메모리장치 - Google Patents

에러정정용 메모리장치 Download PDF

Info

Publication number
KR950001724A
KR950001724A KR1019930011858A KR930011858A KR950001724A KR 950001724 A KR950001724 A KR 950001724A KR 1019930011858 A KR1019930011858 A KR 1019930011858A KR 930011858 A KR930011858 A KR 930011858A KR 950001724 A KR950001724 A KR 950001724A
Authority
KR
South Korea
Prior art keywords
data
control signal
pointer
memory
write
Prior art date
Application number
KR1019930011858A
Other languages
English (en)
Other versions
KR0141240B1 (ko
Inventor
심재성
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019930011858A priority Critical patent/KR0141240B1/ko
Priority to CN94100532A priority patent/CN1073736C/zh
Priority to US08/184,446 priority patent/US6038692A/en
Priority to JP6043545A priority patent/JPH0721700A/ja
Publication of KR950001724A publication Critical patent/KR950001724A/ko
Application granted granted Critical
Publication of KR0141240B1 publication Critical patent/KR0141240B1/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • G11B20/18Error detection or correction; Testing, e.g. of drop-outs
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13Linear codes
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • G11B20/18Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • G11B20/18Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1866Error detection or correction; Testing, e.g. of drop-outs by interleaving
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing
    • G11B20/18Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1833Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information
    • G11B2020/1836Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information using a Reed Solomon [RS] code
    • G11B2020/184Error detection or correction; Testing, e.g. of drop-outs by adding special lists or symbols to the coded information using a Reed Solomon [RS] code using a cross-interleaved Reed Solomon [CIRC]
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B2220/00Record carriers by type
    • G11B2220/20Disc-shaped record carriers
    • G11B2220/25Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
    • G11B2220/2537Optical discs

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 에러정정용 메모리장치에 관한 것으로 특히 mbit데이타와 에러표시용 nbit포인터를 소정의 규칙에 따라 기입하고 독출하는 에러정정용 메모리장치에 있어서, 상기 mbit데이타를 기입하기 위한 제1메모리; 상기 nbit포인터를 기입하기 위한 제2메모리; 상기 제1 및 제2메모리의 어드레스신호를 상기 소정의 규칙에 따라 발생하는 어드레스발생부; 및 기록제어신호 및 독출제어신호를 입력해서 데이타/포인터 구별신호에 응답하여 제1메모리의 기입 및 독출제어신호와 제2메모리의 기입 및 독출제어신호를 각각 발생하는 기입/독출제어신호 발생수단을 구비한 것을 특징으로 한다.
따라서, 본 발명은 에러정정장치의 메모리 사이즈를 감소시킬 수 있다.

Description

에러정정용 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 에러정정용 메모리장치의 바람직한 일실시예의 블럭도.

Claims (4)

  1. mibt데이타와 에러표시용 nbit포인터를 소정의 규칙에 따라 기입하고 독출하는 에러정정용 메모리장치에 있어서, 상기 mbit데이타를 기입하기 위한 제1메모리; 상기 nbit포인터를 기입하기 위한 제2메모리; 상기 제1 및 제2메모리의 어드레스신호를 상기 소정의 규칙에 따라 발생하는 어드레스발생부; 및 기록제어신호 및 독출제어신호를 입력해서 데이타/포인터 구별신호에 응답하여 제1메모리의 기입 및 독출제어신호와 제2메모리의 기입 및 독출제어신호를 각각 발생하는 기입/독출제어신호 발생수단을 구비한 것을 특징으로 하는 에러정정용 메모리장치.
  2. 제1항에 있어서, 상기 mbit데이타는 8bit이고 에러표시용 nbit포인터는 1bit이며, 상기 제1메모리는 데이타길이가 8bit인 RAM이고 상기 제2메모리는 데이타길이가 1bit인 RAM인 것을 특징으로 하는 에러정정용 메모리장치.
  3. mbit데이타와 에러표시용 nbit포인터를 소정의 규칙에 따라 기입하고 독출하는 에러정정용 메모리장치에 있어서, 상기 mbit의 데이타와 nbit포인터를 기록하기 위한 데이타길이가 m+n bit인 메모리; 상기 메모리의 어드레스신호를 상기 소정의 규칙에 따라 발생하는 어드레스발생부; 및 상기 메모리 m+n bit의 데이타버스를 데이타 기입 제어신호와 포인터 기입제어신호에 응답하여 mbit와 nbit로 분리하여 쌍방향으로 구동하는 데이타버스구동수단을 구비한 것을 특징으로 하는 에러정정용 메모리장치.
  4. 제3항에 있어서, 상기 데이타버스구동수단은 상기 데이타기입제어신호에 따라 mbit의 외부데이타버스로부터 내부데이타버스로 데이타를 결합하는 상기 포인터기입제어신호에 따라 nbit의 외부포인터버스로부터 내부포인터버스로 포인터를 결합하는 제2기입용 버스구동기; 상기 데이타기입제어신호에 의해 인에이블되고 독출제어신호에 클럭동기되어 상기 내부데이타버스에 독출된 mbit데이타를 래치하는 제1래치수단; 상기 포인터 기입제어신호에 의해 인에이블되고 상기 독출제어신호에 클럭동기되어 상기 내부데이타버스에 독출된 nbit포인터를 래치하는 제2래치수단; 상기 독출제어신호에 따라 상기 mbit의 내부데이타버스와 외부데이타버스를 결합하는 제1독출용 버스구동기; 및 상기 독출제어신호에 따라 상기 nbit의 결합하는 제2독출용 버스구동기를 구비하는 것을 특징으로 하는 에러정정용 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930011858A 1993-06-28 1993-06-28 에러정정용 메모리장치 KR0141240B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019930011858A KR0141240B1 (ko) 1993-06-28 1993-06-28 에러정정용 메모리장치
CN94100532A CN1073736C (zh) 1993-06-28 1994-01-19 纠错存储器系统
US08/184,446 US6038692A (en) 1993-06-28 1994-01-21 Error correcting memory system
JP6043545A JPH0721700A (ja) 1993-06-28 1994-03-15 エラー訂正用メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930011858A KR0141240B1 (ko) 1993-06-28 1993-06-28 에러정정용 메모리장치

Publications (2)

Publication Number Publication Date
KR950001724A true KR950001724A (ko) 1995-01-03
KR0141240B1 KR0141240B1 (ko) 1998-07-15

Family

ID=19358137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930011858A KR0141240B1 (ko) 1993-06-28 1993-06-28 에러정정용 메모리장치

Country Status (4)

Country Link
US (1) US6038692A (ko)
JP (1) JPH0721700A (ko)
KR (1) KR0141240B1 (ko)
CN (1) CN1073736C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100820239B1 (ko) * 2001-04-20 2008-04-08 와카이 산교 가부시키가이샤 판 너트 조립체

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5592404A (en) * 1993-11-04 1997-01-07 Cirrus Logic, Inc. Versatile error correction system
JP2871534B2 (ja) * 1995-06-26 1999-03-17 株式会社日立製作所 ディジタル信号記録方法、ディスク再生装置、及び、ディスク再生方法
DE10111440C2 (de) * 2001-03-09 2003-02-20 Infineon Technologies Ag Adressengenerator zur Erzeugung von Adressen zum Testen einer Schaltung
US7114023B2 (en) * 2003-08-29 2006-09-26 Intel Corporation Non-sequential access pattern based address generator

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930003997B1 (ko) * 1983-12-20 1993-05-19 소니 가부시끼가이샤 에러 정정부호의 복호방법 및 복호장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100820239B1 (ko) * 2001-04-20 2008-04-08 와카이 산교 가부시키가이샤 판 너트 조립체

Also Published As

Publication number Publication date
US6038692A (en) 2000-03-14
JPH0721700A (ja) 1995-01-24
CN1097079A (zh) 1995-01-04
CN1073736C (zh) 2001-10-24
KR0141240B1 (ko) 1998-07-15

Similar Documents

Publication Publication Date Title
KR850007128A (ko) 메모리 억세스 제어장치
KR880003328A (ko) 반도체 메모리장치
KR900005328A (ko) 메모리카드(memory card)
KR950001724A (ko) 에러정정용 메모리장치
KR950020710A (ko) 고속 및 저전력 데이타 읽기/쓰기 회로를 구비한 반도체 메모리
KR970051423A (ko) 반도체 메모리의 셀프 번인(Burn-in)회로
KR950015394A (ko) 스태틱 랜덤 억세스 메모리
KR860004359A (ko) 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture)
KR960019307A (ko) 반도체 메모리장치
KR910003660A (ko) 벡터 또는 직접입력의 기록마스크를 갖춘 비데오 메모리
KR910017284A (ko) 메모리 칩용 패리티 검사 방법 및 장치
KR930002948A (ko) 블럭읽기 및 쓰기에서의 메모리 엑세스 시간 단축장치 및 방법
KR950034262A (ko) 저 전력 소비 반도체 메모리 장치
JPS6330256A (ja) 印字装置
KR950033829A (ko) 메모리 칩의 정보 이용 회로
US6529425B2 (en) Write prohibiting control circuit for a semiconductor device
KR920702511A (ko) 레지스터회로
KR950009443A (ko) 제어용 프로그램 및 데이타 저장용 메모리 보드
KR950020057A (ko) 선입력선출력메모리를 2개 이용한 고속 퍼스날컴퓨터 인터페이스 장치
KR940015752A (ko) 64 비트-32 비트 데이타 버스 인터페이스 장치
KR890001087A (ko) 내용판단 어드레스 기억소자
KR960015583A (ko) 리드 모디파이 라이트 동작 회로
EP0644550A2 (en) Dram control Circuit
KR970049475A (ko) 메모리를 이용한 마이크로 콘트롤러의 내부 램 데이터 표시장치
KR960042328A (ko) 디지탈 출력의 제어회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080228

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee