KR860004359A - 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture) - Google Patents

개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture) Download PDF

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KR860004359A
KR860004359A KR1019850008152A KR850008152A KR860004359A KR 860004359 A KR860004359 A KR 860004359A KR 1019850008152 A KR1019850008152 A KR 1019850008152A KR 850008152 A KR850008152 A KR 850008152A KR 860004359 A KR860004359 A KR 860004359A
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래이 스틴손 지인 (외 2)
Original Assignee
할 보니
매수렉스 코포레이숀
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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    • G—PHYSICS
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Abstract

내용 없음

Description

개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 개선된 성능을 갖는 메모리 버스 아키텍처를 사용한 마이크로 프로세서의 블록다이어그램.
제2a도는 대표적인 통합된 버스 READ(판독)동작의 타이밍 다이어그램, 제2b도는 대표적인 통합된 버스 WRITE(기록)동작의 타이밍 다이어그램.
제3a도는 본 발명의 메모리 버스를 통한 READ(판독)동작의 타이밍 다이어그램, 제3b도는 본 발명의 메모리 버스를 통한 WRITE(기록)동작의 타이밍 다이어그램
부호의 설명 : 1 : 마이크로 프로세서(microprocessor), 3 : 내부주소래치(internal address latch), 4 : 외부주소래치 및 구동기, 5 : 데이타 트렌시버(data transceeiver), 6 : 뱅크 레지스터 회로(bank register circuit), 7 : 통합된 버스주소 레지스터(unified bus address transceiver), 8 : 주소라인(address line), 9 : 통합된 버스데이타 트렌시버, 10 : 데이타 라인, 11 : 데이타 버스 12 : 조기 판독/기록 논리회로(Early READ/WRITE logic circuit), 16 : 바이트 고속가능 신호라인(Byte High Enable signal line), 17 : 버스 아비트레선 및 제어회로(bus arbitration and contron circuit), 20 : 메모리 버스 인터페이스, 21 : 통합된 버스 인터페이스(unified bus interface).

Claims (8)

  1. 임박한 판독 및 기록동작을 나타내는 상태정보출력을 가지며 표준판독 및 기록명령을 발생시키는 하나의 마이크로 프로세서, 마이크로 프로세서에 연결된 통합된 표준버서, 마이크로 프로세서에 연결된 메모리 버스, 그리고 메모리 버스에 연결된 주소가능 버스를 포함하는 마이크로 프로세서 시스템에 있어서, 상태정보를 수신하고 판독 또는 기록동작을 나타내는 조기명령신호를 발생시키며 조기명령신호를 상응하는 표준명령의 발생이전에 메모리 버스에 의하여 주소가능한 기억장치로 공급하기 위해 마이크로 프로세서에 연결된 제1의 탐지회로를 포함하는 바의 개선된 마이크로 프로세서 시스템.
  2. 제1항에 있어서, 마이크로 프로세서, 통합된 표준버스, 그리고 제1 탐지회로에 연결되어 통합된 표준버스를 제어하는데 갈등(conflict)을 나타내는 명령정보를 통합된 표준버스를 통하여 수신하기 위한 그리고 주소가능의 기억장치의 조기명령신호 공급을 막기 위한 제2 탐지회로를 포함하는 바의 개선된 마이크로 프로세서 시스템.
  3. 제1항에 있어서, 통합된 표준버스를 메모리 버스로 전기적으로 연결하기 위한 장치를 포함하며, 주소가능한 기억장치가 메모리 버스를 통하여 통합된 표준버스로부터 수신된 데이타를 판독 또는 기록하기 위해 주소가능한 기억장치가 표준명령에 응답하는 바의 개선된 마이크로 프로세서 시스템.
  4. 제3항에 있어서, 주소가능 기억장치가 판독 또는 기록명령에 응답하여 그리고 각각의 판독 또는 기록동작의 완성이전에 수신통지신호를 발생시키기 위하고 수신통지신호를 마이크로 프로세서로 공급하기 위한 장치를 포함하는 바의 개선된 마이크로 프로세서 시스템.
  5. a) 임박한 판독 또는 기록동작을 나타내는 상태정보출력을 가지며 표준판독 및 기록명령을 발생시키는 마이크로 프로세서, b) 마이크로 프로세서에 연결된 통합된 표준버스, c) 마이크로 프로세서에 연결된 메모리 버스, d) 메모리 버스에 연결된 주소가능 기억장치, e) 상태정보를 수신하고, 판독 또는 기록동작을 나타내는 조기명령신호를 발생시키며, 그리고 그 조기명령신호를 상응하는 표준명령의 발생이전에 메모리 버스에 의해 주소가능한 메모리로 공급하기 위한 마이크로 프로세서에 연결된 제1 탐지회로, f) 마이크로 프로세서, 통합된 표준버스, 그리고 제1 탐지회로에 연결되어 통합된 표준버스를 제어하는데 갈등(conflict)을 나타내는 명령정보를 통합된 표준버스를 통하여 수신하기 위한 그리고 주소가능의 기억장치로의 조기명령신호 공급을 막기 위한 제2 탐지회로등 상기의 a), b), c), d) 그리고 e)를 포함하는 바의 개선된 마이크로 프로세서 시스템.
  6. 제5항에 있어서, 주소가능의 기억장치가 판독 또는 기록명령에 응답하여 그리고 각각의 판독 또는 기록동작의 완성이전에 수신통지신호를 발생시키기 위한 그리고 수신통지신호를 마이크로 프로세서로 공급하기 위한 장치를 포함하는 바의 개선된 마이크로 프로세서 시스템.
  7. 판독명령을 발생시키는 마이크로 프로세서, 마이크로 프로세서에 연결된 통합된 표준버스, 마이크로 프로세서에 연결된 메모리 버스, 그리고 메모리 버스에 연결된 주소가능 기억장치를 포함하는 마이크로 프로세서 시스템에 있어서, 주소가능의 기억장치로부터 정보를 판독하기 위한 개선된 접근방법이; a) 마이크로 프로세서로부터의 주소정보를 메모리 버스에 의해 주소가능의 기억장치로 공급하며, b) 마이크로 프로세서로부터의 판독명령을 메모리 버스에 의해 주소가능의 기억장치로 공급하고, c) 판독동작을 완성하기 이전에 주소가능의 기억장치에서 수신통지신호를 발생시키어 그 신호를 메모리 버스에 의해 마이크로 프로세서로 공급하며, d) 주소정보에 의해 명시된 주소에 위치한 기억장치내의 데이타에 접근하고, 그리고 e) 판독명령을 주소가능 기억장치로 공급함을 중지하여 마이크로 프로세서내의 접근된 데이타를 래치하는 등, 상기의 a), b), c), d) 그리고 e)의 단계를 포함하는 바의 개선된 접근방법.
  8. 기록명령을 발생시키는 마이크로 프로세서, 마이크로 프로세서에 연결된 통합된 표준버스, 마이크로 프로세서에 연결된 메모리 버스, 그리고 메모리 버스에 연결된 주소가능 기억장치를 포함하는 마이크로 프로세서 시스템에 있어서, 주소가능의 기억장치내로 정보를 기록하는 개선된 접근방법이; a) 마이크로 프로세서로부터의 주소정보를 메모리 버스에 의해 주소가능 메모리로 공급하며, b) 주소가능 메모리내로 기록되도록 메모리 버스를 통하여 데이타를 공급하고, c) 마이크로 프로세서로부터의 기록명령을 메모리 버스에 의해 기록가능 메모리로 공급하며, d) 기록동작의 완성이전에 주소가능의 기억장치에서 수신통지신호를 발생시키기어 그 신호를 메모리 버스에 의해 마이크로 프로세서로 공급하고, e) 기록명령을 주소가능 기억장치로 공급함을 중지하여 공급된 데이타를 주소정보에 의해 명시된 주소에 의치한 기억장치내로 저장시키는 등, 상기의 a), b), c), d) 그리고 e)의 단계를 포함하는 바의 개선된 접근방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019850008152A 1984-11-02 1985-11-01 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture) KR920010977B1 (ko)

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