KR890017619A - 다중-버스 마이크로 컴퓨터 시스템 - Google Patents

다중-버스 마이크로 컴퓨터 시스템 Download PDF

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Abstract

내용 없음

Description

다중-버스 마이크로 컴퓨터 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명을 구체화 하는 마이크로 컴퓨터 시스템의 3차원 도면. 제 2도는 본 발명을 구체화 하는 마이크로 컴퓨터 시스템의 다수 콤포넌트에 대한 상세한 블록 다이어그램. 제 3도는 본 발명의 82385, 저장 랜덤 억세스 메모리, 논리 회로 및 버퍼에 대한 상세한 블록도. 제4도는 82385 및 80386의 타이밍 필요 조건을 보여주는 타이밍 다이어그램. 제5A-5C는 판독 착오에 의해 발생되지 않은 저장 기록은 물론이고 판독착오에 대한 본 발명의 오퍼레이션을 보여주는 도면.

Claims (11)

  1. 다중-버스 마이크로 컴퓨터 시스템은 : CPU 로컬 버스에 의해 연결되는 80386 프로세서 및 82385 저장 제어기와 저장 메모리를 구비하는 저장 서브시스템과, 상기 82385 저장 제어기로부터의 기록 인에이블 신호를 상기 저장 메모리에 연결시키는 논리 수단으로 포함하며, 상기 논리 수단은 : a) 판독 착오에 의해 발생된 지장 기록 조건에 응답하여 또한 상기 82385 저장 제어기로부터의 기록 인에이블 출력에 응답하여 기록 인에이블 터미널을 갖고서 이 터미널에서 지연 기록 인에이블 신호를 발생시키는 지연 논리 수단과, b) 상기 82385 저장 제어기의 상기 기록 인에이블 출력에 결합된 제1입력, 상기 기록 인에이블 터미널에 결합된 제2입력, 및 상기 저장 메모리의 기록 인에이블 입력에 결합된 출력을 갖고 있는 논리 게이트를 포함하는 것을 특징으로 하는 다중-버스 마이크로 컴퓨터 시스템.
  2. 제1항에 있어서, 상기 논리 수단은 상기 82385로부터의 칩 선택 신호를 상기 저장 메모리에 연결시키며, 이 논리수단은 : c) 상기 칩 선택 신호의 전송을 지연시키기 위하여 상기 저장 메모리의 칩 선택 터미널에 연결된 상기 버퍼 수단의 출력, 상기 칩 선택 신호 각각에 대한 입력 및 상기 칩 선택 신호의 각각에 대한 출력을 갖고 있는 버퍼 수단을 더 포함하는 것을 특징으로 하는 다중-버스 마이크로 컴퓨터 시스템.
  3. 제2항에 있어서, 상기 버퍼 수단은 상기 82385 저장 제어기로부터의 저장 래치 인에이블 신호를 위한 입력과 상기 저장 메모리의 어드레스 래치에 결합된 출력을 더 포함하는 것을 특징으로 하는 다중-버스 마이크로 컴퓨터 시스템.
  4. 제1항에 있어서, 상기 저장 메모리는 제1 및 제2메모리 뱅크를 포함하며, 상기 82385 저장 제어기는 상기 제 1메모리 뱅크에 대응하는 제1기록 인에이블 출력과 상기 제2메모리 뱅크에 대응하는 제2기록 인에이블 출력을 갖고 있어며, 상기 지연 논리 수단은 제1기록 인에이블 출력에 대응하는 상기 제1기록 인에이블 터미널에서 지연 제1기록 인에이블 신호 또는 상기 제2기록 인에이블 출력에 대응하는 상기 제2기록 인에이블 터미널에서 지연 제2기록 인에이블 신호를 발생시키기 위해서 상기 82385 저장 제어기의 제1 또는 제2기록 인에이블 출력에 분리적으로 응답하며 제1 및 제2기록 인에이블 터미널을 갖고 있으며, 상기 논리 게이트는 상기 82385 저장 제어기의 상기 제1기록 인에이블 출력에 결합된 상기 제1입력, 상기 제1기록 인에이블 터미널에 결합된 제2입력, 및 상기 저장 메모리의 제1뱅크의 기록 인에이블 입력에 결합된 출력을 갖고 있고, 제2논리 게이트는 상기 82385 저장 제어기의 상기 제2기록 인에이블 출력에 결합된 제1입력, 상기 제2기록 인에이블 터미널에 결합된 제2입력, 및 상기 저장 메모리의 제2뱅크의 기록 인에이블 입력에 결합된 출력을 갖고 있는 것을 특징으로 하는 다중-버스 마이크로 킴퓨터 시스템.
  5. 제1항에 있어서, 다중-버스 마이크로 컴퓨터 시스템은 시스템 버스, 상기 시스템 버스에 결합된 메모리, 및 상기 시스템 버스와 상기 CPU 로컬 버스를 연결하는 수단을 더 포함하며, 상기 82385 저장 제어기는 상기 메모리를 어드레스 하기 위하여 상기 CPU 로컬 버스로부터의 어드레싱 정보를 상기 시스템 버스로 통과시키기 위해 상기 판독 착오 조건에 응답하는 제1수단과, 상기 데이타를 상기 CPU 로컬 버스에 결합시키기 위해 상기 메모리로부터 회수된 상기 시스템 버스상의 데이타에 응답하는 제2수단을 포함하며, 메모리로부터 회수된 데이타는 상기 지연 기록 인에이블 신호를 경유해서 상기 저장 메모리에 기록되는 것을 특징으로 하는 다중-버스 마이크로 컴퓨터 시스템.
  6. 제5항에 있어식, 상기 시스템 버스는 선택 특징 버스에 결합되어 있고, 메모리 장치도 상기 선택 특징 버스에 결합되어 있고, 이 선택 특징 버스에 결합된 메모리는 어드레스되고, 어드레스된 데이타는 상기 시스템 버스를 경유해 상기 CPU 로컬 버스에 귀환하는 것을 특징으로 하는 다중-버스 마이크로 컴퓨터 시스템.
  7. 판독 착오 오포레이션에 대한 대기 상태 파라메터에 영향을 줌이 없이 서행 메모리 콤포넌트의 시스템 허용치를 개량하기위하여 판독 착오에 따르는 저장 기록 신호를 선택적으로 지연시키는 개량된 80386/82385저장 다중-버스 마이크로 컴퓨터 시스템은 : 상기 82385 저장 제어기, 저장 메모리, 및 상기 82385 저장 제어기와 상기 저장 메모리를 80386 프로세서에 연결시키는 로컬 버스를 구비하는 저장 서브 시스템, 및 판독 착오에 의해 발생된 저장 기록 조건에 응답하여 저장 기록 인에이블 신호를 선택적으로 지연시키는 논리 수단을 포함하여, 상기 지연 논리 수단은 : a) 기록 인에이블 터미널에서 지연 기록 인에이블 신호를 발생시키기 위해서 상기 82385 저장 제어기로부터의 기록 인에이블 신호에 결합된 입력으로 판독되는 시스템 버스에 응답하는 수단, b) 상기 82385 저장 제어기의 기록 인에이를 출력에 결합된 제1입력과 상기 기록 인에이블 터미널에 결합된 제2입력 및 상기 저장 메모리의 기록 인에이블 입력에 결합된 출력을 갖고 있는 논리 게이트, 및 c) 상기 82385로부터의 칩 선택 신호의 전송을 지연시키기 위해 상기 칩 선택 신호의 각각에 대한 입력 및 상기 칩 선택 신호의 각각에 대한 출력, 상기 저장 메모리의 칩 선택 터미널에 결합되는 버퍼 수단의 출력을 갖고 있는 버퍼 수단을 포함하는 것을 특징으로 하는 개량된 80386/82385 저장 다중-버스 마이크로 컴퓨터 시스템.
  8. 제7항에 있어서, 상기 저장 다중-버스 마이크로 컴퓨터 시스템은 시스템 버스, 상기 시스템 버스에 결합된 메모리, 상기 시스템 버스와 상기 CPU 로컬 버스를 연결시키는 수단을 더 포함하는, 상기 82385는 저장 판독 착오에 응답하여 상기 메모리를 어드레스 하기 위해 상기 시스템 버스로 상기 CPU 로컬 버스로부터의 어드레스 정보를 통과시키는 수단과, 상기 테이타를 상기 CPU 로컬 버스에 결합시키기 위해 상기 메모리로부터 회수된 상기 시스템 버스상의 데이타에 응답하는 수단을 더 포함하며, 메모리로부터 회수된 데이타는 상기 지연 기록 인에이블 신호를 통하여 상기 저장 메모리에 기록되는 것을 특징으로 하는 개량된 80386/82385저장 다중-버스 마이크로 컴퓨터 시스템.
  9. 제8항에 있어서, 상기 시스템 버스는 선택 특징 버스에 결합되어 있고, 이 선택 특징 버스에 결합된 메모리 수단은 상기 CPU 로컬 버스로부터 결합된 어드레스에 응답하며, 상기 시스템 버스는 상기 어드레스에 저장된 데이타를 회수하기 위해 그리고 상기 데이타로 상기 선택 특징 버스를 분리하기 위해 상기 선택 특징 버스에 연결되어 있고 상기 메모리 수단으로부터 회수된 데이타는 상기 지연 저장 기록 인에이블 신호를 경유하여 상기 저장 메모리에 기록되는 것을 특징으로 하는 개량된 80386/82385 저장 다중-버스 마이크로 컴퓨터 시스템 .
  10. 제9항에 있어서, 상기 버퍼 수단은 상기 82385 저장 제어기로부터의 저장 래치 인에이블 신호에 대한 입력과 상기 저장 메모리의 어드레스 래치에 결합된 출력을 더 포함하는 것을 특징으로 하는 개량된 80386/82385 저장 다중-버스 마이크로 컴퓨터 시스템
  11. 제9항에 있어서, 상기 저장 수단은 제1 및 제2메모리 뱅크를 포함하며, 상기 82385 저장 제어기는 상기 제 1메모리 뱅크에 대응하는 제1기록 인에이블 출력과, 상기 제 2메모리 뱅크에 대응하는 제 2기록 인에이블 출력을 갖고 있으며, 상기 지연 논리 수단은 상기 제1기록 인에이블 출력에 대응하는 상기 제1기록 인에이블 터미널에서 지연 제1기록 인에이블 신호를 발생시키고 또는 상기 제2기록 인에이블 출력에 대응하는 상기 제2기록 인에이블 터미널에서 지연 제2기록 인에이블 신호를 발생시키기 위해 제1 및 제2기록 인에이블 터미널을 갖고 있으며 상기 82385 저장 제어기의 제1 또는 제2기록 인에이블 출력에 분리적으로 응답하며, 상기 논리 게이트는 상기 82385의 상기 제1기록 인에이블 출력에 결합된 상기 제 1입력과 상기 제 1기록 인에이블 터미널에 결합된 제2입력, 및 상기 저장 메모리의 제 1뱅크의 기록 인에이블 입력에 결합된 출력을 갖고 있으며, 제 2논리 게이트는 상기 82385 저장 제어지의 상기 제 2기록 인에이블 출력에 결합된 제 1입력과 상기 제 2기록 인에이블 터미널에 결합된 제2입력, 및 상기 저장 메모리의 제2뱅크의 기록 인에이블 입력에 결합된 출력을 갖고 있는 것을 특징으로 하는 개량된 80386/82385 저장 다중-버스 마이크로 컴퓨터 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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