KR930002948A - 블럭읽기 및 쓰기에서의 메모리 엑세스 시간 단축장치 및 방법 - Google Patents

블럭읽기 및 쓰기에서의 메모리 엑세스 시간 단축장치 및 방법 Download PDF

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Abstract

내용 없음.

Description

블럭 읽기 및 쓰기에서의 메모리 엑세스 시간 단축장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 메모리 엑세스 시간 단축장치의 구성도,
제3도는 본 발명에 의한 제어기의 구성도,
제4도(가), (나)는 본 발명에 의한 메모리 엑세스 시간 단축 방법의 흐름도.

Claims (7)

  1. 병렬로 배열된 다수의 메모리 (11,12,13,14)에 블럭 쓰기 또는 블럭읽기시에 빠른 엑세스를 위한 메모리 엑세스시간 단축장치에 있어서; 데이타가 전송되는 데이타 버스(19), 읽기 및 쓰기신호, 엑세스신호, 블럭 읽기 신호 및 쓰기신호가 전송되는 제어신호라인(30), 상기 다수의 메모리(11,12,13,14)에 연결되어 상기 메모리(11,12,13,14)의 할당을 위한 주소가 전송되는 주소버스(29), 상기 제어신호라인(30)과 주소버스(29)와 다수의 메모리(11,12,13,14)에 연결되어 상기 제어신호라인(30)과 주소버스(29)로 부터 전송되는 신호를 받아 버퍼제어신호와 메모리 제어신호를 발생시키는 제어수단(31), 및 상기 제어수단(31)과 메모리(11,12,13,14)와 데이타 버스(19)에 연결되어 상기 제어수단(31)의 버퍼 제어신호에 의해 양방향으로 데이타를 래치시킬 수 있는 다수의 양방향 래치겸 버퍼수단(15,16,17,18)으로 구성되는 것을 특징으로 하는 메모리 엑세스 시간 단축장치.
  2. 제1항에 있어서, 상기 메모리(11,12,13,14)는 블럭읽기의 워드수만큼 병렬로 배열되는 것을 특징으로 하는 메모리 엑세스 시간 단축장치.
  3. 제1항에 있어서, 상기 양방향 래치겸 버퍼수단(15,16,17,18)은 상기 (11,12,13,14)의 수와 동일하게 병렬로 배열되는 것을 특징으로 하는 메모리 엑세스 시간 단축장치.
  4. 제1항에 있어서, 상기 제어수단(31)은 상기 제어신호라인(30)과 주소버스(29)에 연결되어 상기 제어 신호라인(30)의 주소 스트로보신호와 상기 주소버스(29)중 하위의 특정 비트를 제외한 주소버스를 입력으로 하여 상기 주소 스트로보신호의 상승에지에서 상기 하위의 특정 비트를 제외한 주소버스를 저장하는 래치(32), 상기 주소버스(29)와 래치(32)에 연결되어 상기 래치(32)에 저장된 주소와 상기 주소버스(29)에 실려 있는 주소를 비교하는 비교수단(33), 및 상기 제어신호 라인(30)과 비교수단(33)과 주소버스(29)에 연결되어 상기 제어신호라인 (30)의 제어신호와 상기 주소버스(29) 중 하위의 특정 비트와 상기 비교수단(33)의 출력으로 버퍼 제어 신호와 메모리 제어신호를 발생시키는 다수의 제어신호 발생수단(34,35,36,37)으로 구성되어 있는 것을 특징으로 하는 메모리 엑세스 시간 단축장치.
  5. 제4항에 있어서, 상기 제어신호 발생수단(34,35,36,37)은 상기 메모리(11,12,13,14)의 수와 동일하게 병렬로 배열되는 것을 특징으로 하는 메모리 엑세스 시간 단축장치.
  6. 재4항에 있어서, 상기 주소버스(29) 중 하위의 특정 비트는 상기 메모리(11,12,13,14)의 수에 의해 설정되는 것을 특징으로 하는 메모리 엑세스 시간 단축장치.
  7. 데이타가 전송되는 데이타 버스(19), 읽기 및 쓰기신호, 엑세스 신호, 블럭 읽기 신호 및 쓰기신호가 전송되는 제어신호라인(30), 상기 다수의 메모리(11,12,13,14)에 연결되어 상기 메모리(11,12,13,14)의 할당을 위한 주소가 전송되는 주소버스(29), 상기 제어신호라인(30)과 주소버스(29)와 다수의 메모리(11,12,13, 14)에 연결되어 상기 제어신호라인(30)과 주소버스(29)로 부터 전송되는 신호를 받아 버퍼제어신호와 메모리 선택신호를 발생시키는 제어수단(31), 및 상기 제어수단(31)과 메모리(11,12,13,14)와 데이타 버스(19)에 연결되어 상기 제어수단(31)의 버퍼 제어신호에 의해 양방향으로 데이타를 래치시킬 수 있는 다수의 양방향 래치겸 버퍼수단(15,16,17,18)으로 구성되는 장치의 메모리 엑세스 시간 단축방법에 있어서; 블럭 읽기가 첫번째 사이클이면 상기 메모리를 동시에 읽어 상기 양방향 래치겸 버퍼수단(15,16,17,18)에 저장하고 동시에 해당 번지의 양방향 래치겸 버퍼 (15,16,17,18)를 열어 래치된 데이타를 상기 데이타 버스(19)에 실어 전송하는 제1단계, 상기 블럭 읽기가 첫번째 사이클이 아니면 상기 해당 번지의 양방향 래치겸 버퍼(15,16, 17,18)를 열어 상기 첫번째 사이클에서 저장되었던 데이타를 상기 데이타 버스(19)에 실어 전송하는 제2단계, 블럭 쓰기가 마지막 사이클이면 데이타를 상기 해당 양방향 래치겸 버퍼 (15,16,17,18)에 저장하고 동시에 전체 메모리(11,12,13,14)의 쓰기동작을 수행하는 제3단계, 및 상기 블럭 쓰기가 마지막 사이클이 아니면 해당번지의 양방향 래치겸 버퍼 (15,16,17,18)에 데이타를 저장하는 제4단계에 의해 수행되는 것을 특징으로 하는 메모리 엑세스 시간 단축장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910011421A 1991-07-05 1991-07-05 블럭읽기 및 쓰기에서의 메모리 엑세스 시간 단축장치 및 방법 KR940001590B1 (ko)

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