KR920015371A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR920015371A
KR920015371A KR1019920000285A KR920000285A KR920015371A KR 920015371 A KR920015371 A KR 920015371A KR 1019920000285 A KR1019920000285 A KR 1019920000285A KR 920000285 A KR920000285 A KR 920000285A KR 920015371 A KR920015371 A KR 920015371A
Authority
KR
South Korea
Prior art keywords
memory
address
circuit
memory block
word line
Prior art date
Application number
KR1019920000285A
Other languages
English (en)
Other versions
KR950014904B1 (ko
Inventor
츠구오 고바야시
가즈타카 노가미
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바 filed Critical 아오이 죠이치
Publication of KR920015371A publication Critical patent/KR920015371A/ko
Application granted granted Critical
Publication of KR950014904B1 publication Critical patent/KR950014904B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체 집적회로의 일부를 나타낸 구성 설명도, 제2도는 본 발명의 제2실시예에 따른 반도체 집적회로의 일부를 나타낸 구성 설명도.

Claims (9)

  1. 각각의 워드선(5,6,33,52,62)이 연속적으로 설치된 복수개의 메모리블럭(10,31,32,32',55,65,91,92)과, 시분할로 입력되는 어드레스 신호를 각각 디코드하고, 상기 복수개의 메모리 블럭의 워드선의 일단측에 접속된 어드레스 디코더(38,38',48)및, 상기 복수개의 메모리 블럭의 임의의 메모리 블럭 상호간에서 각각 워드선에 삽입된 워드선 신호를 래치시키기 위한 워드선 래치회로(34,34',58)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 디코더는 복수개의 메모리 블럭에 공통으로 설치된 행디코더(48)와, 복수개의 메모리블럭의 열선택을 행하기 위한 열디코더(47,50,60)로 이루어진 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 복수개의 인터페이스로부터의 어드레스 신호입력에 대응해서 설치된 복수개의 어드레스 버퍼회로(35,35',36,36',41∼44)와, 이 복수개의 어드레스 버퍼회로(35,35',36,36',41∼44)중 임의의 1개의 어드레스 버퍼회로로부터의 어드레스 신호를 선택하여 상기 디코더에 인가하는 어드레스 절환회로(37,37'45,46)를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 어드레스 절환회로용 제어신호 및 이것에 동기됨과 더불어 상기 어드레스 디코더의 동작에 필요한 시간에 대응하는 지연 타이밍을 갖는 상기 워드선 래치회로용 제어신호를 시분할로 생성해서 상기 각 메모리 블럭을 서로 다른 인터페이스로부터 억세스하도록 제어하는 제어회로(39,67,77,98)를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, 상기 각 메모리 블럭은 각각 단일 포트 메모리셀(30,53,63)의 어레이를 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서, 상기 복수개의 메모리 블럭은 이중 포트 메모리셀(7)의 어레이로 구성되어 있는 제1의 메모리 블럭(10)과, 이 제1의 메모리 블럭(10)의 제2계통에 대응해서 각각 워드선에 연속적으로 설치되되 각각 단일포트 메모리셀(13)의 어레이로 구성되어 있는 제2의 메모리 블럭(32,32')을 갖춘 것을 특징으로 하는 반도체 집적회로.
  7. 제3항에 있어서, 상기 메모리셀 어레이의 전단측의 메모리 블럭으로 부터 독출된 값을 논리처리하고, 이 처리 결과에 따라 후단측의 메모리 블럭으로 부터 독출/기록을 제어하는 논리회로(70)와, 상기 어드레스 절환회로용 제어신호와, 이것에 동기됨과 더불어 상기 어드레스 디코더의 동작에 필요한 시간에 거의 대응하는 지연 타이밍을 갖는 워드선 래치용 제어신호 및, 상기어드레스 절환회로용 제어신호에 동기됨과 더불어 상기 어드레스 디코더의 동작 및 메모리 블럭으로부터의 독출동작에 필요한 시간에 거의 대응하는 지연 타이밍을 갖는 논리회로용 제어신호를 시분할로 생성해서 상기 각 메모리 블럭을 서로 다른 인터페이스로부터 억세스하도록 제어하는 제어회로(77)를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로장치.
  8. 제3항에 있어서, 상기 어드레스 버퍼회로는 MPU버스(81) 및 시스템 버스(83)로부터 각각 입력되는 어드레스 신호에 대응해서 설치되고, 상기 복수개의 메모리 블럭은 1회의 메모리 억세스 사이클동안에 시분할로 상기 MPU버스 및 상기 시스템 버스의 양쪽으로부터 억세스하는 것이 가능한 제1의 메모리 블럭(91)과, 상기 MPU버스(81)로부터의 억세스만이 가능한 제2의 메모리 블럭(92)을 갖춘 것을 특징으로 하는 반도체 집적회로.
  9. 제8항에 있어서, 상기 제1의 메모리 블럭(91)은 캐시 메모리에서의 태그 어드래스·유효비트 데이터를 기억하기 위한 매모리 블럭이고, 상기 제2의 메모리 블럭(92)은 캐시 메모리에서의 캐시 데이터를 기억하기 위한 메모리 블럭이며, 상기 제1의 메모리 블럭(91)으로부터 독출된 값을 이용하여 비트신호를 생성하는 비교기·비트생성회로(95)와, 1회의 메모리 억세스 사이클동안에 시분할로 상기 MPU버스(81)와 시스템 버스(83)의 양쪽으로부터 상기 제1의 메모리 블럭(91)에 억세스함과 더불어 상기 MPU버스(81)로부터만 상기 제2의 메모리 블럭에 억세스 하도록 상기 어드레스 절환회로용 제어신호와 동기해서 상기 워드선 래치회로용 제어신호 및 상기 비교기·비트생성회로(95)용 제어신호를 시분할로 생성하여 제어하는 제어회로(98)를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920000285A 1991-01-11 1992-01-11 반도체 집적회로 KR950014904B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3001988A JP2601951B2 (ja) 1991-01-11 1991-01-11 半導体集積回路
JP91-001988 1991-01-11

Publications (2)

Publication Number Publication Date
KR920015371A true KR920015371A (ko) 1992-08-26
KR950014904B1 KR950014904B1 (ko) 1995-12-16

Family

ID=11516868

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920000285A KR950014904B1 (ko) 1991-01-11 1992-01-11 반도체 집적회로

Country Status (3)

Country Link
US (1) US5241510A (ko)
JP (1) JP2601951B2 (ko)
KR (1) KR950014904B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100576450B1 (ko) * 1998-12-28 2006-08-23 주식회사 하이닉스반도체 동기식 메모리의 데이타 액세스장치

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559990A (en) * 1992-02-14 1996-09-24 Advanced Micro Devices, Inc. Memories with burst mode access
DE69326370T2 (de) * 1992-03-05 2000-01-20 Toshiba Kawasaki Kk Nichtflüchtige Halbleiterspeicheranordnung
JP2892216B2 (ja) * 1992-05-22 1999-05-17 株式会社東芝 半導体メモリ
JPH0628846A (ja) * 1992-07-09 1994-02-04 Mitsubishi Electric Corp 半導体記憶装置
JPH06275095A (ja) * 1993-03-18 1994-09-30 Fujitsu Ltd 半導体記憶装置及び冗長アドレス書込方法
JPH06349281A (ja) * 1993-06-04 1994-12-22 Fujitsu Ltd 半導体装置
US5414824A (en) * 1993-06-30 1995-05-09 Intel Corporation Apparatus and method for accessing a split line in a high speed cache
US5473561A (en) * 1994-09-15 1995-12-05 Motorola Inc. BICMOS cache TAG having ECL reduction circuit with CMOS output
US5448523A (en) * 1994-09-15 1995-09-05 Motorola Inc. BICMOS cache TAG having small signal exclusive OR for TAG comparison
US5699315A (en) * 1995-03-24 1997-12-16 Texas Instruments Incorporated Data processing with energy-efficient, multi-divided module memory architectures
KR100214262B1 (ko) * 1995-10-25 1999-08-02 김영환 메모리 장치
US5774413A (en) * 1996-12-12 1998-06-30 Cypress Semiconductor Corporation Sensed wordline driver
US5847998A (en) * 1996-12-20 1998-12-08 Advanced Micro Devices, Inc. Non-volatile memory array that enables simultaneous read and write operations
US5867430A (en) * 1996-12-20 1999-02-02 Advanced Micro Devices Inc Bank architecture for a non-volatile memory enabling simultaneous reading and writing
US5841696A (en) * 1997-03-05 1998-11-24 Advanced Micro Devices, Inc. Non-volatile memory enabling simultaneous reading and writing by time multiplexing a decode path
JP3821621B2 (ja) * 1999-11-09 2006-09-13 株式会社東芝 半導体集積回路
US6388942B1 (en) * 2000-09-28 2002-05-14 Cypress Semiconductor Corp. Deep pipe synchronous SRAM
US6584034B1 (en) * 2001-04-23 2003-06-24 Aplus Flash Technology Inc. Flash memory array structure suitable for multiple simultaneous operations
KR100401508B1 (ko) * 2001-05-25 2003-10-17 주식회사 하이닉스반도체 램버스 디램의 뱅크 제어회로
US6594194B2 (en) * 2001-07-11 2003-07-15 Sun Microsystems, Inc. Memory array with common word line
US7151709B2 (en) * 2004-08-16 2006-12-19 Micron Technology, Inc. Memory device and method having programmable address configurations
JP4195427B2 (ja) * 2004-08-31 2008-12-10 株式会社東芝 半導体記憶装置
US8072834B2 (en) 2005-08-25 2011-12-06 Cypress Semiconductor Corporation Line driver circuit and method with standby mode of operation
US7196963B1 (en) * 2005-10-17 2007-03-27 Lattice Semiconductor Corporation Address isolation for user-defined configuration memory in programmable devices
KR20080067506A (ko) * 2007-01-16 2008-07-21 삼성전자주식회사 공유 어드레스 포트를 이용하여 메모리 어레이를 액세스할수 있는 메모리 시스템 및 그것의 액세스 방법
US8238157B1 (en) * 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US9471484B2 (en) * 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
US10607659B2 (en) * 2018-04-23 2020-03-31 Arm Limited Method, system and device for integration of bitcells in a volatile memory array and bitcells in a non-volatile memory array
KR20210000740A (ko) 2018-05-29 2021-01-05 마이크론 테크놀로지, 인크. 클럭 듀티 사이클 개선을 위한 듀티 사이클 조절기 설정 장치 및 방법
US11189334B2 (en) * 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4525777A (en) * 1981-08-03 1985-06-25 Honeywell Information Systems Inc. Split-cycle cache system with SCU controlled cache clearing during cache store access period
KR960001106B1 (ko) * 1986-12-17 1996-01-18 가부시기가이샤 히다찌세이사꾸쇼 반도체 메모리
JP2714944B2 (ja) * 1987-08-05 1998-02-16 三菱電機株式会社 半導体記憶装置
US4833649A (en) * 1987-09-08 1989-05-23 Tektronix, Inc. Multiple port random access memory
US5179687A (en) * 1987-09-26 1993-01-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device containing a cache and an operation method thereof
US4933910A (en) * 1988-07-06 1990-06-12 Zenith Data Systems Corporation Method for improving the page hit ratio of a page mode main memory system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100576450B1 (ko) * 1998-12-28 2006-08-23 주식회사 하이닉스반도체 동기식 메모리의 데이타 액세스장치

Also Published As

Publication number Publication date
KR950014904B1 (ko) 1995-12-16
JP2601951B2 (ja) 1997-04-23
JPH04313887A (ja) 1992-11-05
US5241510A (en) 1993-08-31

Similar Documents

Publication Publication Date Title
KR920015371A (ko) 반도체 집적회로
EP0213395B1 (en) Semiconductor memory with static column decode and page mode addressing capability
US8687436B2 (en) Increasing efficiency of memory accesses by selectively introducing a relative delay between the time that write addresses are provided to the memory and the time that write data is provided to the memory
US5452261A (en) Serial address generator for burst memory
KR950004854B1 (ko) 반도체 메모리 장치
US7865685B2 (en) Semiconductor memory asynchronous pipeline
US5535169A (en) Semiconductor memory device
US6243797B1 (en) Multiplexed semiconductor data transfer arrangement with timing signal generator
EP0895162A2 (en) Enhanced dram with embedded registers
KR100233973B1 (ko) 동기형 반도체 기억 장치
KR900005441A (ko) 반도체 메모리 회로
KR0148430B1 (ko) 반도체 기억장치
JP4618758B2 (ja) クワッドデータレートシンクロナス半導体メモリ装置の駆動方法
EP0247147B1 (en) Data processing system employing virtual memory operations
US6081479A (en) Hierarchical prefetch for semiconductor memories
US6256707B1 (en) Semiconductor memory device having cache function
US6230250B1 (en) Synchronous memory and data processing system having a programmable burst order
KR100499623B1 (ko) 내부 명령신호 발생장치 및 그 방법
KR100200763B1 (ko) 반도체 메모리 장치의 컬럼 선택 라인 인에이블 회로
KR100194571B1 (ko) 반도체 메모리 및 그 기입 방법
US5305271A (en) Circuit for controlling an output of a semiconductor memory
KR960006272B1 (ko) 반도체 메모리장치의 플레시라이트 회로
US6055207A (en) Synchronous semiconductor memory device having a column disabling circuit
KR100224775B1 (ko) 메모리 소자에서 프리패치 방법 및 이를 적용한 메모리 구조
US5841727A (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071127

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee