KR920015371A - 반도체 집적회로 - Google Patents

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KR920015371A
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츠구오 고바야시
가즈타카 노가미
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체 집적회로의 일부를 나타낸 구성 설명도, 제2도는 본 발명의 제2실시예에 따른 반도체 집적회로의 일부를 나타낸 구성 설명도.

Claims (9)

  1. 각각의 워드선(5,6,33,52,62)이 연속적으로 설치된 복수개의 메모리블럭(10,31,32,32',55,65,91,92)과, 시분할로 입력되는 어드레스 신호를 각각 디코드하고, 상기 복수개의 메모리 블럭의 워드선의 일단측에 접속된 어드레스 디코더(38,38',48)및, 상기 복수개의 메모리 블럭의 임의의 메모리 블럭 상호간에서 각각 워드선에 삽입된 워드선 신호를 래치시키기 위한 워드선 래치회로(34,34',58)를 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 디코더는 복수개의 메모리 블럭에 공통으로 설치된 행디코더(48)와, 복수개의 메모리블럭의 열선택을 행하기 위한 열디코더(47,50,60)로 이루어진 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서, 복수개의 인터페이스로부터의 어드레스 신호입력에 대응해서 설치된 복수개의 어드레스 버퍼회로(35,35',36,36',41∼44)와, 이 복수개의 어드레스 버퍼회로(35,35',36,36',41∼44)중 임의의 1개의 어드레스 버퍼회로로부터의 어드레스 신호를 선택하여 상기 디코더에 인가하는 어드레스 절환회로(37,37'45,46)를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 어드레스 절환회로용 제어신호 및 이것에 동기됨과 더불어 상기 어드레스 디코더의 동작에 필요한 시간에 대응하는 지연 타이밍을 갖는 상기 워드선 래치회로용 제어신호를 시분할로 생성해서 상기 각 메모리 블럭을 서로 다른 인터페이스로부터 억세스하도록 제어하는 제어회로(39,67,77,98)를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, 상기 각 메모리 블럭은 각각 단일 포트 메모리셀(30,53,63)의 어레이를 구성되어 있는 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서, 상기 복수개의 메모리 블럭은 이중 포트 메모리셀(7)의 어레이로 구성되어 있는 제1의 메모리 블럭(10)과, 이 제1의 메모리 블럭(10)의 제2계통에 대응해서 각각 워드선에 연속적으로 설치되되 각각 단일포트 메모리셀(13)의 어레이로 구성되어 있는 제2의 메모리 블럭(32,32')을 갖춘 것을 특징으로 하는 반도체 집적회로.
  7. 제3항에 있어서, 상기 메모리셀 어레이의 전단측의 메모리 블럭으로 부터 독출된 값을 논리처리하고, 이 처리 결과에 따라 후단측의 메모리 블럭으로 부터 독출/기록을 제어하는 논리회로(70)와, 상기 어드레스 절환회로용 제어신호와, 이것에 동기됨과 더불어 상기 어드레스 디코더의 동작에 필요한 시간에 거의 대응하는 지연 타이밍을 갖는 워드선 래치용 제어신호 및, 상기어드레스 절환회로용 제어신호에 동기됨과 더불어 상기 어드레스 디코더의 동작 및 메모리 블럭으로부터의 독출동작에 필요한 시간에 거의 대응하는 지연 타이밍을 갖는 논리회로용 제어신호를 시분할로 생성해서 상기 각 메모리 블럭을 서로 다른 인터페이스로부터 억세스하도록 제어하는 제어회로(77)를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로장치.
  8. 제3항에 있어서, 상기 어드레스 버퍼회로는 MPU버스(81) 및 시스템 버스(83)로부터 각각 입력되는 어드레스 신호에 대응해서 설치되고, 상기 복수개의 메모리 블럭은 1회의 메모리 억세스 사이클동안에 시분할로 상기 MPU버스 및 상기 시스템 버스의 양쪽으로부터 억세스하는 것이 가능한 제1의 메모리 블럭(91)과, 상기 MPU버스(81)로부터의 억세스만이 가능한 제2의 메모리 블럭(92)을 갖춘 것을 특징으로 하는 반도체 집적회로.
  9. 제8항에 있어서, 상기 제1의 메모리 블럭(91)은 캐시 메모리에서의 태그 어드래스·유효비트 데이터를 기억하기 위한 매모리 블럭이고, 상기 제2의 메모리 블럭(92)은 캐시 메모리에서의 캐시 데이터를 기억하기 위한 메모리 블럭이며, 상기 제1의 메모리 블럭(91)으로부터 독출된 값을 이용하여 비트신호를 생성하는 비교기·비트생성회로(95)와, 1회의 메모리 억세스 사이클동안에 시분할로 상기 MPU버스(81)와 시스템 버스(83)의 양쪽으로부터 상기 제1의 메모리 블럭(91)에 억세스함과 더불어 상기 MPU버스(81)로부터만 상기 제2의 메모리 블럭에 억세스 하도록 상기 어드레스 절환회로용 제어신호와 동기해서 상기 워드선 래치회로용 제어신호 및 상기 비교기·비트생성회로(95)용 제어신호를 시분할로 생성하여 제어하는 제어회로(98)를 더 구비하여 이루어진 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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