KR0148430B1 - 반도체 기억장치 - Google Patents

반도체 기억장치

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KR0148430B1
KR0148430B1 KR1019940014422A KR19940014422A KR0148430B1 KR 0148430 B1 KR0148430 B1 KR 0148430B1 KR 1019940014422 A KR1019940014422 A KR 1019940014422A KR 19940014422 A KR19940014422 A KR 19940014422A KR 0148430 B1 KR0148430 B1 KR 0148430B1
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야스히로 호따
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쯔지 하루오
샤프 가부시끼가이샤
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Abstract

본 발명은 통상 액세스 모드와 고속 액세스 모드에서 동작할 수 있는 반도체 기억장치에 관한 것으로, 상기 반도체 기억장치는, 어드레스 신호의 변화를 검출하기 위해, 어드레스 소정 수의 상위 비트에 접속된 변화검출수단 ; 상기 변화검출수단에 접속되고, 상기 변화검출수단이 어드레스 신호의 변화를 검출할 때, 소정의 시간폭을 갖고 또한 어드레스 변화의 발생을 나타내는 변화 지시 신호를 발생하는 타이머 수단 ; 및 상기 타이머 수단에 접속되고, 상기 타이머 수단에 의해 발생된 변화 지시 신호에 기초하여, 각 액세스 모드에 있어서의 외부 장치의 액세스의 웨이트(wait) 동작을 제어하는 불일치신호를 출력하는 출력수단을 구비한다.

Description

반도체 기억장치
본 발명은 고속 액세스 모드를 구비한 반도체 기억장치에 관한 것이다.
최근, 마이크로프로세서 등의 고속화에 따라, 반도체 기억장치도 액세스 속도의 향상이 기대되고 있다. 이 반도체 기억장치의 액세스 속도의 향상에는 랜덤 액세스시의 고속화가 물론 필요하나, 어떤 경우에는 버스트 모드나 페이지 모드로 칭하는 특별한 액세스 모드에 의해 랜덤 액세스시의 액세스 속도를 초과하도록 액세스 속도를 증가시킬 필요가 있다.
제6도는 일반적인 페이지 모드를 갖는 ROM(read only memory)의 구성을 나타낸다.
이 ROM에는 도면의 종방향으로 다수의 비트선(B)이 형성됨과 동시에 이에 교차하여 도면의 횡방향으로 다수의 행선택선(WL)이 형성되어 있다. 이들 비트선(B)과 행선택선(WL)의 각 교차부에 각각 메모리셀(21)이 접속되어 있다. 또한, 도면에서는 1본의 행선택선(WLj)과 페이지 모드에 의해 연속적으로 독출가능하게 되는 (k+1)본의 비트선 Bio∼Bik만 도시되어 있다.
각 메모리셀(21)은 인접하는 비트선(B)을 1개의 MOS 트랜지스터(QM)를 통해 접지하도록 구성되어 있다. 또한, 상기 MOS 트랜지스터(QM)의 게이트단자는 인접하는 행선택선(WL)에 접속되어 있다. 따라서, 같은 열에 나란히 배치된 각 메모리셀(21)의 MOS 트랜지스터(QM)의 드레인 단자들은 동일한 비트선(B)에 접속된다. 또한, 같은 열에 나란히 배치된 각 메모리셀(21)의 MOS 트랜지스터(QM)의 게이트 단자들은 동일한 행선택선(WL)에 접속된다. 제6도는 1본의 행선택선(WLj)과 (k+1)본의 비트선 Bio∼Bik의 각 교차부에 접속된 (k+1)개의 메모리셀(21)과, 이 메모리셀(21)에 대응하는 각 MOS 트랜지스터 QMijo∼QMijk만 도시하고 있다.
각 메모리(21)의 MOS 트랜지스터(QM)는 다음과 같이 형성된다 : 상기 메모리(21)가 논리상태 0을 기억하는 경우에 트랜지스터(QM)의 임계치 VTH는 통상의 인헨스먼트형과 동일하게 된다. 상기 메모리(21)가 논리 상태 1을 기억하는 경우에 상기 임계치 VTH는 전원전압 이상으로 된다. 따라서, 어느 행선택선(WL)이 하이 레벨로 되면 이에 접속되는 메모리(21)중 논리 상태 0을 기억하는 메모리(21)의 MOS 트랜지스터(QM)만 ON 상태로 되고, 다른 메모리(21)의 MOS 트랜지스터(QM)는 OFF 상태(노멀 OFF)로 된다.
상기 비트선(B)은 각각 MOS 트랜지스터(QC)를 통해 센스 앰프(22)의 입력에 접속된다. 상기 MOS 트랜지스터(QC)는 게이트단자에 열선택선(C)이 접속되고 이 열선택선(C)이 하이 레벨로 되면 ON 상태로 된다. 또한, 이들 MOS 트랜지스터(QC)는 (k+1)개씩 같은 열선택선(C)에 접속되어 있다. 제6도는 (k+1)본의 비트선 Bio∼Bik에 접속되는 (k+1)개의 MOS 트랜지스터 QCiO∼QCik가 공통으로 1본의 열선택선 Ci에 접속되어 있는 상태를 나타내고 있다.
상기 센스 앰프(22)는 대응 비트선(B)의 전위에 따른 논리레벨을 확정하여 출력하는 증폭회로이다. 상기 비트선 Bio∼BikMOS 트랜지스터 QCio∼QCik를 통해 (k+1)개의 센스 앰프(22)에 각각 접속되어 있다. 단, 이들 센스 앰프(22)에는 도시하지 않은 다른 MOS 트랜지스터(QC)를 통해 다수의 비트선(B)도 접속된다.
상기 센스 앰프(22)의 출력 단자는 각각 MOS 트랜지스터(QP)를 통해 출력버퍼(23)의 입력 단자에 접속되어 있다. MOS 트랜지스터(QP)는 게이트단자에 데이타 선택선(P)이 접속되고 이 선택선(P)이 하이레벨로 되면 ON 상태로 된다. 상기 데이타 선택선(P)은 (k+1)본의 데이타 선택선 PO∼PK가 1조로 되고, (k+1)개로 1조로 되는 MOS 트랜지스터(QP)의 각 게이트단자에 각각 접속된다. 제6도는 (k+1)개의 센스 앰프(22)의 출력 단자가, (k+1)개로 1조로 되는 MOS 트랜지스터 QPO∼QPK를 통해 1개의 출력버퍼(23)의 입력에 접속되어 있는 상태를 나타낸다.
상기와 같이 구성된 ROM의 동작을 제7도에 따라 설명한다.
시각 t11에 어드레스 신호가 확정되면 이 어드레스 신호의 상위 비트가 디코딩되어 각 1본씩의 행선택선(WL)과 열선택선(C)이 하이레벨로 된다. 여기에서 제6도에 도시한 행선택선(WLj)과 열선택선(Ci)은 하이레벨로 된다. 행선택선(WLj)에 접속된 메모리 셀(21)중 논리상태 0을 기억하는 메모리셀(21)에 있어서는 대응 MOS 트랜지스터(QM)가 ON된다. 따라서, 메모리셀(21)에 접속된 비트선(B)의 전위가 접지되어 서서히 로우 레벨로 천이된다. 다른 메모리셀(21)의 MOS 트랜지스터(QM)는 OFF 상태로 되어 이들 메모리셀(21)에 접속된 비트선(B)의 전위가 하이레벨로 된다. 또한, 열선택선(Ci)이 하이 레벨로 되어 MOS 트랜지스터 QCiO∼QCik가 모두 ON 상태로 된다. 따라서, MOS 트랜지스터 QCiO∼QCik에 연결된 비트선 BiO∼Bik의 전위가 센스 앰프(22)의 입력에 각각 입력된다. 이 센스 앰프(22)는 각각의 비트선 BiO∼Bik의 로우 또는 하이 레벨의 전위를 미소하게 증폭시켜 논리 레벨 SiO∼Sik를 확정하여 출력한다. 그러나, 상기 센스 앰프(22)는 미소전위를 증폭하여 논리 레벨 SiO∼Sik를 확정할때 까지의 소정 시간을 필요로 한다.
상기 시각 t11에는, 어드레스 신호의 하위 비트도 디코딩되어, (k+1)본의 데이타 선택선 PO∼PK중 어느 하나가 하이 레벨로 된다. 여기에서는 제7도에 도시한 바와 같이, 데이타 선택선 PO가 하이 레벨로 되면, 이 데이타 선택선 PO가 ON 상태로 되므로, 비트선 BiO의 전위를 증폭한 센스 앰프(22)의 논리레벨 SiO만 출력버퍼(23)를 통해 시각 t12에서 출력된다. 따라서, 통상의 액세스 모드에 있어서는 시각 t11에 어드레스 신호의 확정시부터 시각 t12에 출력버퍼(23)로부터의 논리레벨 SiO의 데이타가 출력될때 까지의 시간 TN을 요하며 이 시간 TN은 센스 앰프(22)가 논리레벨을 확정하기 위한 시간을 포함하기 때문에 비교적 길다.
그러나, 상기 시각 t12에서는, 나머지 k개의 센스 앰프(22)도 이미 비트선 Bi1∼Bik의 논리 레벨 레벨 Si1∼Sik를 확정한다. 따라서, 나머지 계속하여 어드레스 신호의 하이 비트만을 변화시켜 데이타 선택선 P1∼Pk를 순서대로 하이 레벨로 변화시키면 출력 버퍼(23)로부터는 데이타 선택선 P1이 하이레벨로 된 후의 시각 t13에 논리 레벨 Si1의 데이타가 출력되고 시각 t14에는 논리레벨 Si2의 데이타가 출력되게 되어, 이후 논리레벨 Sik의 데이타가 출력될때 까지, 시간 TP간격으로 순차출력이 가능하게 된다. 상기 시간 TP는 센스 앰프(22)가 논리레벨을 확정할 필요가 없기 때문에 극히 짧은 시간으로 되고 이에 따라 고속 액세스가 가능하게 된다.
따라서, 제6도에 보인 ROM은 최초의 액세스에서는 반드시 통상의 액세스 모드로 되나 계속하여 이에 연속하는 어드레스에 액세스를 행하는 경우에는 이후 최대 k개의 어드레스에 대해 페이지모드에 의한 고속액세스가 가능하게 된다. 또한, 이와같은 액세스속도의 고속화는 ROM에 한정되지 않고 EPROM(Erasable Programmable ROM) 및 DRAM(Dynamic Random Access Memory)등의 다른 반도체 기억장치에도 마찬가지로 사용할 수 있다.
그러나, 상기 ROM 등에 있어서 페이지 모드에 의한 고속 액세스를 행하는 경우, 마이크로프로세서 등은 순차 지정하는 어드레스가 (k+1)개 이내의 동일 페이지의 범위에 포함되는지의 여부를 검사하고 이 검사 결과에 따라 액세스모드를 변경시킬 필요가 있다. 이 검사 및 모드 변경은 반도체 기억장치에 대한 액세스 처리를 복잡하게 한다. 이 복잡한 액세스 처리에 대한 대안이 종래 제안되었다. 이 방법은 고속 액세스 모드에서 통상의 액세스 모드로 복귀할 필요가 있는 경우에, 반도체 기억장치측에서 통지를 행함으로써 마이크로프로세서 등이 자동적으로 웨이트(wait)를 걸어 액세스 모드를 변경시키도록 하는 것이다. 특히, 1989 IEEE International Solid-State Circuits Conference(ISSCC)에서, 버스트 모드로부터 통상의 액세스 모드로 절환시에 불일치(non-local)신호를 출력하도록 한 EPROM에 대한 발표가 있었다.
상기 종래의 EPROM의 구성을 제8도에 도시한다. 이 EPROM은 64k×16비트 구성의 메모리 셀을 갖는 메모리 어레이(1)를 구비하고 있다. 16비트의 어드레스 신호 A0∼A15중 상위 12비트의 어드레스 신호 A4∼A15가 제1어드레스 입력회로(2) 및 제1래치회로(10)를 통해 X 디코더(3)에 입력되고, 이에 따라 메모리어레이(1)의 메모리셀이 액세스된다. 즉, 어드레스 신호의 상위 비트 A4∼A15는, 제1어드레스 입력회로(2)를 통해 래치회로(10)에 입력되고, 칩 셀렉트 신호가 로우 레벨(액티브)상태로 되며, 또한 어드레스 스트로브 신호가 하강되는(액티브로 되는) 타이밍에서 상기 래치회로(10)에 래치된다. 다음, 상기 어드레스 신호의 상위 비트 A4∼A15는 래치회로(10)로부터 X 디코더(3)로 전송되어 메모리어레이(1)중 256개의 메모리셀이 선택되어 독출된다. 또한, 논리회로(13)는 이 칩셀렉트 신호에 의해 어드레스 스트로브 신호를 게이팅하기 위해 사용되는 회로이다.
상기 메모리어레이(1)로부터 독출된 256비트의 데이타는, 센스 앰프 회로(5)의 256개의 센스 앰프에 의해 각각 논리레벨이 확정되고, 이 센스 앰프 회로(5)내의 라인버퍼를 통해 멀리플렉서(6)에 출력된다. 상기 멀티플렉서(6)는 제2어드레스 입력회로(8)를 통해 하위 4비트의 어레이신호 A0∼A3가 입력되어 있어, 이 어드레스 신호 A0∼A3의 치(16종류)에 따라 256비트(16×16비트)의 데이타로부터 16비트의 데이타를 선택하고 출력회로(7)에 출력한다. 출력회로(7)는 칩셀렉트신호와 출력 인에이블 신호가 공히 로우 레벨(액티브)로 된 경우, 멀티플렉서(6)로부터 전송되어 온 16비트의 데이타를 1워드의 데이타 D0∼D15로서 데이타 버스 등에 출력한다. 또한, 논리회로(13)는 상기 칩셀렉트신호에 의해 출력 인에이블 신호를 게이팅하여 정논리로 변환하기 위한 회로이다.
따라서, 상기 EPROM은 최초의 액세스에 의해 256비트의 데이타가 센스 앰프 회로(5)에 의해 논리레벨을 확정하므로, 이후 하위 4비트의 어드레스신호 A0∼A3만을 변경함으로써 연속하는 16개의 16비트 데이타에 대해 고속으로 액세스를 행할 수 있다.
또한, 제1래치회로(10)에 래치된 상위 12비트의 어드레스 신호 A4∼A15는 제2래치회로(11)에도 전송된다. 이 제2래치회로(11)는 칩셀렉트신호가 로우레벨(액티브)의 상태이고, 또한 어드레스 스트로브 신호가 상승하는(비액티브로 돌아가는) 타이밍에서 상기 어드레스 신호 A4∼A15를 래치한다. 상기 제2래치회로(11)에서 래치된 어드레스 신호 A4∼A15는, 그 때 제1어드레스 입력회로(2)를 통해 입력되어 있는 어드레스 신호 A4∼A15와 함께 비교회로(12)에 전송된다. 비교회로(12)는 양자의 어드레스 신호 A4∼A15가 일치하지 않는 경우에 로우레벨을 출력한다. 비교회로(12)는 이 회로(12)로부터 로우레벨이 출력시 로우레벨(액티브)로 되는 불일치신호를 논리회로(14)를 통해 출력한다. 이 논리회로(14)는 칩셀렉트 신호에 의해 비교회로(2)의 출력을 게이팅하기 위한 회로이다. 또한, 논리회로(15)의 출력과 비교회로(12)의 출력 모두 논리회로(16)를 통해 센스 앰프 회로(5)에 전송된다. 이에 따라, 칩셀렉트 신호와 어드레스 신호가 공히 로우레벨(액티브)에 있고 비교회로(12)의 출력이 로우레벨인 경우, 즉 메모리어레이(1)로의 액세스시 및 어드레스 신호 A4∼A15가 불일치한 경우에만 센스 앰프 회로(5)가 동작된다.
상기 구성의 EPROM의 액세스 동작을 제9도 및 10도를 참조하여 이하에 설명한다. 제9도의 시각 t20에 있어서, 칩셀렉트 신호와 출력 인에이블 신호가 공히 로우레벨(액티브)의 상태에 있고, #N의 치를 갖는 어드레스 신호 A4∼A15가 제1어드레스 입력회로(2)에 입력되어, 제1래치회로(10)에 래치되어 있는 것으로 가정한다. 시각 t21에 어드레스 스트로브 신호가 다시 하이(비액티브)로 되면, 상기 #N의 어드레스 신호 A4∼A15가 제2래치회로(11)에 래치된다.
여기에서, 도시한 바와 같이, 시각 t22에 상위 비트의 어드레스 신호 A4∼A15가 #M의 치로 변경된 것으로 가정하면, 비교회로(12)가 제2래치회로(11)에 래치된 어드레스 신호 A4∼A15(#N)과의 불일치를 검출하여 로우레벨을 출력하고, 불일치신호가 로우레벨(액티브)로 된다. 또한, 시각 t23에서는, 어드레스 스트로브 신호가 로우레벨(액티브)로 되고, 제1래치회로(10)가 이 어드레스 신호 A4∼A15를 래치하여 X 디코더(3)로 보낸다. 이 때에는 논리회로(16)의 출력이 하이레벨로 되므로 이에 따라 센스 앰프 회로(5)가 구동된다. 따라서, 메모리 어레이(1)로부터 새로운 256비트의 디코더가 독출되고, 센스 앰프 회로(5)에 의해 논리레벨이 확정되어 어드레스 신호 A4∼A15와 동시에 변화된 하위 비트의 어드레스 신호 A0∼A3에 따라 멀티플렉서(6)가 선택한 16비트의 데이타 D0∼D15가 시각 t24에서 출력회로(7)로부터 출력된다. 또한, 그 후의 시각 t25에 어드레스 스트로브 신호가 상승하면, 제2래치회로(11)가 #M값의 어드레스 신호 A4∼A15를 래치하므로, 비교회로(12)의 출력이 하이레벨로 되어 불일치신호도 하이레벨(비액티브)로 된다.
따라서, 제9도의 경우에는 센스 앰프 회로(5)가 논리레벨의 확정을 행하는 통상의 액세스 모드로 되고, 마이크로프로세서 등은 불일치신호가 로우레벨(액티브)로 되어 있는 동안에 웨이트를 걸게 함으로써, 액세스모드를 고려하지 않고 확실히 데이타 D0∼D15를 판독할 수 있다.
또한, 그 후, 제10도에 보인 바와 같이, 시각 t26에 하위 비트의 어드레스 신호 A0∼A3만을 변화시켜도, 상위 비트의 어드레스 신호 A4∼A15는 #M의 값대로 변화하지 않으므로, 비교회로(12)의 출력은 하이레벨 그대로 있고 불일치신호도 하이레벨이 유지된다. 그러나, 멀티플렉서(6)는, 변경된 어드레스 신호 A0∼A3에 의해 센스 앰프 회로(5)의 라인버퍼로부터 별도의 데이타를 선택하므로 극히 짧은 시간경과후의 시각 t27에서는 이 멀티플렉서(6)가 새로 선택한 16비트의 데이타 D0∼D15를 출력회로(7)로부터 출력할 수 있다. 이에 따라, 도시된 바와 같이 하위 비트의 어드레스 신호 A0∼A3만을 순차적으로 스위칭함으로써, 대응하는 16비트의 데이타 D0∼D15를 고속으로 독출할 수 있다.
따라서, 제10도의 경우에는, 센스 앰프 회로(5)가 논리레벨의 확정을 행할 필요가 없는 고속의 액세스모드로 되고, 불일치신호가 하이레벨(비액티브)을 유지하므로, 마이크로프로세서 등은 필요 이상의 웨이트를 걸지 않고 출력데이타 D0∼D15를 차례로 독출할 수 있다.
상기와 같이, 제8도에 도시한 EPROM의 경우에는, 불일치신호를 감시함으로써 자동적으로 액세스모드를 변경할 수 있기 때문에, 고속 액세스모드를 이용할때의 마이크로프로세서 등의 부담을 경감시킬 수 있는 이점이 있다. 다른 반도체 기억장치에서도 마찬가지로 하여 불일치신호를 출력시키도록 할 수 있다.
그러나, 이와 같은 불일치신호를 발생하기 위해, 종래는 비교회로(12)에 부가하여 다비트의 어드레스 신호 A4∼A15를 일차 기억하기 위한 2개의 래치회로(10,11)를 필요로 하였다. 더욱이, 반도체 기억장치의 기억 용량이 증대하여 어드레스 신호의 비트수가 증대하면, 이들의 래치회로(10,11)의 비트수도 증가시킬 필요가 있어 회로 규모가 매우 커지게 된다.
또한, 상기 래치회로(10,11)는 어드레스 신호 A4∼A15를 래치하기 위해, 어드레스 신호의 확정을 통지하는 어드레스 스트로브 신호를 이용하고 있다.
그러나, 현재의 반도체 기억장치는 사용상의 편의로부터 이와 같은 어드레스 스트로브 신호를 사용하지 않는 비동기식이 주류로 되어 있다.
이 때문에, 종래의 반도체 기억장치에서는 고속 액세스 모드를 간편히 이용하기 위한 불일치신호를 발생하는 경우, 래치회로(10,11)의 회로규모의 확대에 의해 래치면적이 증대하는 문제가 발생하였다. 또한, 이 불일치신호를 발생하기 위한 동기식의 어드레스 스트로브 신호를 이용하지 않으면 사용상의 제약이 커진다고 하는 문제도 있었다.
본 발명의 반도체 기억장치는 통상의 액세스 모드와 고속 액세스 모드에서 동작할 수 있다. 본 발명의 반도체 기억장치는, 어드레스신호의 변화를 검출하기 위해, 어드레스 신호의 소정 수의 상위 비트에 접속된 변화 검출 수단 ; 상기 변화검출수단에 접속되고, 상기 변화검출수단이 어드레스 신호의 변화를 검출할 때, 소정의 시간폭을 갖고 또한 어드레스 신호의 변화의 발생을 나타내는 변화 지시 신호를 발생하는 타이머 수단 ; 및 상기 타이머 수단에 접속되고, 상기 타이머 수단에 의해 발생된 변화 지시 신호에 기초하여, 각 액세스 모드에 있어서의 외부 장치의 액세스의 웨이트 동작을 제어하는 불일치신호를 출력하는 출력수단을 구비한다.
본 발명의 1 실시예에서, 상기 변화검출수단은, 각각, 상기 소정 수의 상위 비트의 어드레스 신호중 하나를 입력 비트신호로서 수신하고, 상기 입력 비트신호를 제1 소정 지연기간만큼 지연시킴으로써 지연 비트 신호를 발생하는 복수의 제1지연회로 ; 및 각각, 상기 입력 비트 신호와 상기 지연 비트 신호를 비교하기 위한 복수의 비교 수단을 포함한다.
본 발명의 다른 실시예에서, 상기 고속 액세스 모드는 페이지 모드이다.
본 발명의 또 다른 실시예에서, 상기 타이머 수단은, 제2지연회로 ; 접지된 소스 단자, 상기 제2지연회로의 입력에 접속된 드레인 단자, 및 상기 비교회로의 각각에 접속된 게이트단자를 각각 갖는 복수의 p채널 MOS트랜지스터 ; 및 상기 제2지연회로의 입력 및 전원에 접속된 p채널 MOS트랜지스터를 구비한다.
본 발명의 또 다른 실시예에서, 상기 출력 수단은, 상기 변화 지시 신호를 소정의 제2지연기간만큼 지연시키기 위한 제3 지연회로 ; 상기 타이머 수단에 의해 발생된 변화 지시 신호와 상기 지연된 변화 지시 신호를 비교하기 위한 NAND회로 ; 및 상기 NAND회로의 출력신호에 기초하여 불일치신호를 출력하기 위한 인버터 회로를 구비한다.
본 발명의 또 다른 실시예에서, 상기 변화 지시 신호의 특정 시간폭은 상기 제1 소정 지연기간에 기초하여 결정된다.
본 발명의 다른 요지에 의하면, 통상 액세스 모드와 고속 액세스 모드에서 동작가능하고, 소정 수의 상위 비트의 어드레스 신호를 수신하고 이 어드레스 신호의 변화를 검출하여 어드레스 신호의 변화의 발생을 나타내는 불일치신호를 출력하는 어드레스 변화 검출회로를 구비하는 반도체 기억장치가 제공되며, 상기 어드레스 변화 검출회로는, 각각, 상기 소정 수의 상위 비트의 어드레스 신호중 하나를 입력 비트신호로서 수신하고 상기 입력 비트신호를 제1 소정 지연기간만큼 지연시킴으로써 지연 비트신호를 발생하는 복수의 제1지연회로 ; 상기 복수의 제1지연회로에 접속되고, 각각, 상기 입력 비트신호와 상기 지연 비트신호를 비교하고 그 비교결과를 나타내는 제1신호를 출력하는 복수의 비교회로 ; 상기 복수의 비교회로에 접속되고, 상기 각 비교회로로부터 출력되는 각각의 제1신호를 수신하고, 특정 시간폭을 갖는 제2신호를 발생하는 판정회로로서, 상기 제2신호는 상기 소정 상위 비트의 어드레스 신호의 적어도 하나에 있어서 상기 입력 비트신호와 상기 지연 비트신호의 차의 발생을 나타내며, 이에 따라, 어드레스 신호의 변화의 발생을 나타내는, 판정 회로 ; 및 상기 판정회로에 접속되고, 상기 제2신호에 따라 상기 각 액세스 모드에 있어서의 외부 장치의 액세스의 웨이트 동작을 제어하기 위한 불일치신호를 발생하는 출력회로를 구비한다.
본 발명의 1 실시예에 있어서, 상기 고속 액세스 모드는 페이지 모드이다.
본 발명의 다른 실시예에 있어서, 상기 각 제1지연회로는 복수의 인버터를 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 각 비교 회로는 배타적 OR회로를 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 출력 회로는, 상기 제2신호를 제2 소정 지연기간만큼 지연시키기 위한 제3지연회로 ; 상기 판정 회로에 의해 발생된 제2신호와 상기 지연된 제2신호를 비교하기 위한 NAND회로 ; 및 상기 NAND회로의 출력신호에 기초하여 불일치신호를 출력하기 위한 인버터 회로를 구비한다.
본 발명의 또 다른 실시예에 있어서, 상기 출력 회로는, 상기 제2신호를 제2 소정 지연기간만큼 지연시키기 위한 제3지연회로 ; 상기 판정 회로에 의해 발생된 제2신호와 상기 지연된 제2신호를 비교하기 위한 NAND회로 ; 및 상기 NAND회로의 출력신호에 기초하여 불일치신호를 출력하기 위한 인버터 회로를 구비하고, 상기 각 지연회로는 서로 직렬 접속된 우수개의 제1인버터를 포함하고, 상기 제3지연회로는 서로 직렬 접속된 우수개의 제2인버터를 포함한다.
본 발명의 또 다른 실시예에 있어서, 상기 제2신호의 특정 시간폭은 상기 제1 소정 지연기간에 기초하여 결정된다.
상기 변화검출수단은, 어드레스 신호의 어떤 비트신호마다, 현재치와 소정시간만큼 현재치에 앞서 일찍 입력된 과거치를 비교한다. 상기 변화검출수단에서 비교된 비트신호들은 어드레스 신호의 일부이나, 변화하는 모든 비트신호들은 항상 통상모드로 되돌아가기 위한 모드변화를 필요로 한다.
어드레스신호부의 어느 비트신호들이 변화될때, 즉 어드레스 신호가 변화될때, 타이머회로는 어드레스 신호의 변화를 나타내는 신호를 출력한다. 이 출력은 소정시간동안 유지된다. 상기 타이머회로의 출력은 소정시간동안 출력수단에 의해 유지된다.
상기한 바와 같이, 통상 액세스 모드로의 모드 변화를 필요로 하는 어드레스 신호의 비트신호들이 변화될때, 본 발명의 반도체 기억장치는 출력데이타가 통상 액세스 모드에서 확정될때까지 어드레스 신호의 변화를 나타내는 신호를 출력한다. 다른 비트 신호가 변화되면, 상기 어드레스 신호의 변화를 나타내는 신호가 출력되지 않는다. 따라서, 어드레스 신호의 변화를 나타내는 신호가 출력되는 시간동안 마이크로프로세서 등은 웨이트 상태에 있게 된다. 어드레스 신호의 변화를 나타내는 신호가 출력되지 않을 경우, 어떠한 과도한 웨이트없이 액세스가 수행된다. 이에 따라, 액세스 모드에 관계없이 고속 액세스 모드가 자동적으로 이용될 수 있다.
변화검출수단이 현재 비트 신호가 지연회로에 의해 지연되는 과거 비트 신호와 비교되는 구성으로 되어 있을 경우, 상기 변화검출수단은 이들 비트 신호의 변화를 검출한다. 따라서, 종래와 달리, 래치회로에 다수의 비트 신호를 저장할 필요가 없다. 또한, 일단 비트신호의 변화가 검출되면, 타이머 회로는 소정 시간동안 어드레스 신호의 변화를 나타내는 신호를 연속적으로 출력한다. 이에 따라, 어드레스 스트로브 신호를 사용하지 않고 비동기식으로 종래예와 같은 불일치신호를 출력할 수 있다.
어드레스 신호의 변화를 나타내는 신호를 타이머 회로가 출력하는 소정 시간은 원셧 회로(단안정 멀티바이브레이터) 등에 의해 독립적으로 설정되는 시간으로 될 수 있다. 또는, 상기 소정 시간은 예컨대, 규정 지연시간에 다른 지연기간을 더함으로써 얻어지는 시간과 같이, 지연회로에 의한 규정 지연시간에 따른 시간일 수도 있다.
이에 따라, 간단한 구성으로 비동기식으로 불일치신호를 발생할 수 있는 반도체 기억장치를 제공할 수 있다.
제1도는 본 발명의 1 실시예에 따른 어드레스변화 검출회로의 구성을 도시한 블럭도.
제2도는 본 발명의 1 실시예에 따른 반도체 기억장치의 구성을 도시한 블럭도.
제3도는 본 발명의 1 실시예에 따른 통상 액세스 모드에 있어서의 반도체 기억장치의 구성을 도시한 타이밍도.
제4도는 본 발명의 1 실시예에 따른 고속 액세스 모드에 있어서의 반도체 기억장치의 동작을 도시한 타이밍도.
제5a 및 5b도는 본 발명의 1 실시예에 따른 고속 액세스 모드에 있어서의 데이타 래치가 종래보다 고속으로 수행되는 것을 설명하기 위한 타이밍도.
제6도는 페이지 모드를 구비한 ROM의 구성을 도시한 블럭도.
제7도는 제6도에 도시한 ROM의 동작을 설명하기 위한 타이밍도.
제8도는 종래 EPROM의 구성을 도시한 블럭도.
제9도는 종래의 통상 액세스 모드에 있어서의 EPROM의 동작을 도시한 타이밍도.
제10도는 종래의 고속 액세스 모드에 있어서의 EPROM의 동작을 도시한 타이밍도.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
제1도는 어드레스 변화 검출회로의 구성을 도시한 블럭도, 제2도는 반도체 기억장치의 구성을 도시한 블럭도, 제3도는 통상 액세스 모드에 있어서의 반도체 기억장치의 구성을 도시한 타이밍도, 제4도는 고속 액세스 모드에 있어서의 반도체 기억장치의 동작을 도시한 타이밍도이다. 이들 도면에 있어서, 제8도에 도시한 종래예와 동일한 기능을 갖는 부품들은 유사한 도면 부호로 표시했다.
제2도에 도시한 바와 같이, 본 발명의 1 실시예에 의한 반도체 기억장치에는 다수의 메모리 셀을 갖는 메모리 어레이가 제공된다. 어드레스 신호에 대해서는, 상위비트의 어드레스 신호 Ai+1∼Aj가 제1 어드레스 입력회로(2)에 입력되고, 하위비트의 어드레스 신호 A0∼Ai가 제2 어드레스 입력회로(8)에 입력된다. 상기 어드레스 입력회로(2,8)는 어드레스버스상에 송출된 어드레스 신호를 입력하기 위한 버퍼이다. 상기 제1 어드레스 입력회로(2)는 입력된 상위비트의 어드레스 신호 Ai+1∼Aj를 다시 분할하여 각각 X 디코더(3)와 Y 디코더(4)로 보낸다. X 디코더(3)는 입력된 어드레스 신호를 디코딩하여 메모리(1)상의 1본의 행선택선을 선택하는 회로이고, Y 디코더(4)는 입력된 어드레스 신호를 디코딩하여 메모리(1)상의 1본의 열선택선을 선택하는 회로이다. 행선택선은 제6도에 도시한 행선택선 WL에 대응하는 것이고, 이에 따라 같은 행에 나란한 다수의 메모리셀이 선택된다. 또한, 열선택선은 마찬가지로 제6도에 도시한 열선택선 C에 대응하는 것으로, 이에 따라 다수의 비트선으로부터 그 일부의 복수의 비트선이 선택되어 Y 디코더(4)로부터 출력된다. 이 Y 디코더(4)의 출력은 센스 앰프 회로(5)에 접속된다.
또한, 본 실시예에서는 상위비트의 어드레스 신호 Ai+1∼Aj를 X 디코더(3)와 Y 디코더(4)로 분할하여 디코딩하도록 구성되어 있으나, 제8도에 보인 바와 같이 상위비트의 어드레스 신호 Ai+1∼Aj를 X 디코더(3)만으로 디코딩하여 메모리 어레이(1)의 모든 비트선을 직접 센스 앰프 회로(5)에 접속하도록 구성할 수도 있다.
상기 센스 앰프 회로(5)는 Y 디코더(4)가 출력하는 각 비트선마다 제공된 복수의 센스 앰프와, 이 센스 앰프의 출력 단자에 각각 결합된 라인 버퍼를 포함한다. 센스 앰프는 비트선의 미소한 전위를 증폭하여 논리 레벨을 확정하는 회로이다. 이 센스 앰프 회로(5)의 라인버퍼의 출력은 멀티플렉서(6)의 입력에 연결되어 있다. 이 멀티플렉서(6)는, 상기 제2 어드레서 입력회로(8)를 통해 하위 4비트의 어드레스 신호 A0∼Ai가 입력되고, 이 어드레스 신호 A0∼Ai의 치에 대응하여 다수의 입력선으로부터 (n+1)본을 선택하여, 이를 출력선에 접속하는 회로이다. 이 멀티플렉서(6)의 출력 단자는 출력회로(7)의 입력단자에 연결되어 있다. 이 출력회로(7)는 3상태(three state) 버퍼로 구성되는 (n+1) 비트의 버퍼이다. 도시하지 않은 출력 인에이블 신호가 액티브로 된 경우, 멀티플렉서(6)의 출력을 데이타 D0∼Dn으로 하여 데이터 버퍼로 송출한다. 또한, 도면에서는 이 출력 인에이블 신호 및 칩셀렉터 신호가 생략되어 있다.
또한, 상기 제1 어드레스 입력회로(2)에서 출력된 상위비트의 어드레스 신호 Ai+1∼Aj는 어드레스 변화검출회로(9)에도 보내진다. 이 어드레스 변화검출회로(9)는 어드레스 신호 Ai+1∼Aj를 입력하여 불일치신호를 출력하는 회로이다.
상기 어드레스 변화검출회로(9)는 제1도에 도시한 바와 같이 어드레스 신호 Ai+1∼Aj의 비트수와 동일한 수의 EX-OR 회로(9a)를 구비한다. 이 EX-OR회로(9a)의 한쪽의 입력에는 어드레스 신호 Ai+1∼Aj의 각 비트신호가 각각 그대로 입력되고, 타방의 입력에는 어드레스 신호 Ai+1∼Aj의 각 비트신호가 각각 제1지연회로(9b)를 통해 입력된다. 상기 제1지연회로(9b)는, 인버터회로를 우수개 직렬로 접속한 회로이고, 이에 의해 어드레스 신호 Ai+1∼Aj의 각 비트신호를 소정시간만큼 지연시킬수 있다. 또한, EX-OR회로(9a)는 양 입력의 논리상태가 불일치인 경우에만 하이레벨을 출력하는 배타적 논리화 회로이다. 따라서, 어드레스 신호 Ai+1∼Aj가 변화하면, 적어도 하나의 EX-OR회로(9a)의 출력이 제1지연회로(9b)의 소정시간만큼 하이레벨로 된다.
상기 EX-OR회로(9a)의 출력 단자는 각각 N채널 MOS 트랜지스터 트랜지스터 QAi+1∼QAj의 게이트 단자에 연결되어 있다. 상기 MOS 트랜지스터 트랜지스터 QAi+1∼QAj는 소스 단자가 접지됨과 동시에 드레인 단자가 공통의 제2지연회로(9c)의 입력에 접속되어 있다. 또한, 이 제2지연회로(9c)의 입력은 게이트 단자가 접지된 P채널 MOS 트랜지스터 QPU를 통해 전원에 접속되고 풀업되어 있다. 따라서, 어느 EX-OR회로(9a)의 출력이 하이레벨로 되면, 제2지연회로(9c)에 로우레벨이 입력된다. 이 제2지연회로(9c)는 인버터 회로를 우수개 직렬로 접속한 회로이고, 이에 의해 신호가 지연될 수 있다.
상기 제2지연회로(9c)의 출력은 그대로 NAND회로(9d)의 일방의 입력으로 보내짐과 동시에 제3지연회로(9e)를 통해 상기 NAND회로(9d)의 타방 입력으로 보내진다. 제3지연회로(9e)는 인버터 회로를 제1지연회로(9b)와 같은 개수의 직렬로 접속한 회로이며, 이에 따라 신호를 소정기간 지연시킬 수 있다. 따라서, 제2지연회로(9c)의 출력이 소정 시간만큼 로우레벨로 되면, NAND회로(9d)가 소정시간의 2배의 시간만큼 하이레벨을 출력한다. 이 NAND회로(9d)의 출력은 인버터 회로(9f)를 통해 불일치신호로서 출력된다.
상기와 같이 구성된 반도체 기억장치의 액세스 동작을 제3도와 4도를 참조하여 설명한다.
제3도의 시각 t0에 있어서, 도시하지 않은 칩셀렉터 신호와 출력 인에이블 신호가 공히 액티브의 상태에 있고, 도시한 바와 같이 #N의 값을 갖는 어드레스 신호 Ai+1∼Aj가 어드레스 입력회로(2)에 입력되어 있는 것으로 가정한다. 시각 t1에서, 어드레스 신호 Ai+1∼Aj가 #M의 치로 변화하면, 어드레스 검출회로(9)가 이 어드레스 신호 Ai+1∼Aj의 변화를 검출하여 시각 t2에서 불일치신호를 로우레벨(액티브)로 한다.
즉, 어드레스 검출회로(9)에 입력에 입력되는 어드레스 신호 Ai+1∼Aj의 치가 시각 t1에 #N으로부터 #M으로 변화하면, 각 EX-OR회로(9a)의 일방 입력은 즉시 #M에 대응하는 비트신호로 절환되는 것에 대해, 타방 입력에는 제1지연회로(9b)를 통해 그 후도 소정 시간만큼 #N에 대응하는 비트신호가 계속 입력된다. 따라서, 적어도 1개의 EX-OR회로(9a)는 시각 t1으로부터 소정 시간동안 하이레벨 신호를 출력함으로써, 소정 시간동안 MOS 트랜지스터 QAi+1∼QAj의 어느 하나는 ON 상태로 있게 되며, 이에 따라 제2지연회로(9c)의 입력신호가 로우레벨로 풀다운된다.
상기 소정 시간의 로우레벨 신호가 제2지연회로(9c)에서 지연되어 시각 t2에서 출력될때, 이 로우레벨 신호는 NAND회로(9d)의 입력에 그대로 전송됨과 동시에 제3지연회로(9e)를 통해 소정시간만큼 지연된 NAND회로(9d)의 타방 입력에 보내진다. 상기 NAND회로(9d)는 어느 입력 신호가 로우레벨을 나타낼때 하이레벨을 출력한다. 따라서, NAND회로(9d)는 제2지연회로(9c)가 로우레벨을 출력하기 시작할 때부터 소정시간의 2배의 시간만큼 하이레벨을 계속 출력하게 된다. 인버터회로(9f)로부터 출력되는 불일치신호는 상기 NAND회로(9d)의 출력을 반전시켜 얻어진 신호이기 때문에, 시각 t2에서 시각 t4까지의 소정 시간의 2배의 시간만큼 로우레벨(액티브)로 된다.
또한, 상기 #M의 치로 변화한 어드레스 신호 Ai+1∼Aj는, 분할되어 X 디코더(3) 및 Y 디코더(4)로 보내진다. 다음, 메모리어레이(1)로부터 새로운 다수의 데이타가 독출되고, 센스 앰프 회로(5)에 의해 논리레벨이 확정되어 어드레스 신호 Ai+1∼Aj와 동시에 변화한 하위 비트의 어드레스 신호 A0∼Ai에 기초하여 멀티플렉서(6)가 선택한 (n+1) 비트의 데이타 D0∼Dn이 출력회로(7)에서 출력된다. 여기에서, 상기 어드레스 검출회로(9)에서 제1 내지 제3지연회로 9b, 9c, 9e의 지연시간의 총합은 상기 어드레시 신호 A0∼Ai의 변화로부터 센스 앰프 회로(5)가 논리레벨의 확정을 행하는 출력회로(7)가 데이타 D0∼Dn의 출력을 확정할때 까지의 시간보다 길도록 설정되어 있다. 따라서, 출력회로(7)가 데이타 D0∼Dn의 출력을 확정하는 시간 t3는 불일치신호가 하이레벨(비액티브)로 되는 시각 t4보다 다소 앞선다.
따라서, 제3도의 경우에는 센스 앰프 회로(5)가 논리레벨의 확정을 행하는 통상의 액세스모드로 되고, 마이크로프로세서 등은 불일치신호가 로우레벨(액티브)로 되어 있는 동안 웨이트를 걸게 되어 액세스모드를 고려함이 없이 확실히 데이타 D0∼Dn을 독취할 수 있다.
그 후, 시각 t5에서 하위비트의 어드레스 신호 A0∼Ai만 변화되어도, 상위비트의 어드레스 신호 Ai+1∼Aj는 #M의 치 그대로 변화하지 않으므로, 불일치 신호는 하이레벨이 유지된다. 그러나, 멀티플렉서(6)는 변경된 어드레스 신호 A0∼Ai에 의해 센스 앰프 회로(5)의 라인버퍼로부터 별도의 데이타를 선택하므로, 극히 짧은 시간 경과후의 시각 t6에는 이 멀티플렉서(6)가 새로 선택한 (n+1) 비트의 데이타 D0∼Dn을 출력회로(7)로부터 출력할 수 있다. 도시한 바와 같이, 상기 하위비트의 어드레스 신호 A0∼Ai만 순차적으로 변경될 경우, 대응하는 (n+1) 비트의 데이타 D0∼Dn조가 순차적으로 고속으로 출력될 수 있다.
따라서, 제4도의 경우에는 센스 앰프 회로(5)가 논리레벨의 확정을 행할 필요가 없는 고속 액세스모드로 되고, 불일치신호가 하이레벨(비액티브)로 유지되므로 마이크로프로세서 등은 필요이상의 웨이트를 걸지않고 출력데이타를 순차적으로 고속으로 독취할 수 있다.
상기한 바와 같이, 본 실시예의 반도체 기억장치는 상위비트의 어드레스 신호 Ai+1∼Aj가 변화하면 통상의 액세스모드로 되고, 출력회로(7)가 출력하는 데이타 D0∼Dn이 확정될때 까지동안 불일치신호는 로우레벨(액티브)로 된다. 또한, 하위비트의 어드레스 신호 A0∼Ai만 변화한 경우에는 이 불일치신호는 하이레벨(비액티브)로 유지된다. 따라서, 마이크로프로세서 등은 불일치신호의 로우레벨 동안만 웨이트를 걸수 있어 불일치신호가 하이레벨의 경우에만 필요이상의 웨이트를 걸지 않고 액세스를 행함으로써 액세스모드를 고려하지 않고 자동적으로 고속 액세스 모드를 이용할 수 있다.
또한, 어드레스 변화검출회로(9)는 현재의 어드레스 신호 Ai+1∼Aj의 각 비트신호와 제1지연회로(9b)에 의해 지연된 과거의 어드레스 신호 Ai+1∼Aj의 각 비트신호를 EX-OR회로(9a)에서 비교함으로써, 어드레스 신호 Ai+1∼Aj의 변화를 검출하기 때문에, 종래와 같이 래치회로에 의해 다수의 비트신호를 기억시킬 필요가 없게 되어 회로구성이 간단히 될 수 있다. 또한, 일단 어드레스 신호 Ai+1∼Aj의 변화가 검출되면, 제3지연회로(9e), NAND회로(9d) 및 인버터회로(9f)에 의해 불일치신호의 로우레벨을 유지하므로 어드레스 스트로브신호를 사용하지 않아도 비동기식으로 종래와 동일한 불일치신호를 출력할 수 있다. 따라서, 어드레스 스트로브신호를 발생하기 위한 회로가 불필요하여 종래에 비해 회로구성이 간단히 될 수 있다.
또한 고속 액세스모드에 있어서도, 마이크로프로세서는 종래보다 고속으로 데이타를 래치할 수 있다. 종래보다 고속으로 데이타를 래치할 수 있는 원리를 제5a도와 5b도를 참조하여 설명한다.
마이크로프로세서는, 소정의 어드레스신호 A를 검출하고 일정시간 후 ROM으로부터 출력되는 데이타 D를 래치한다. 데이타 D가 래치될때, 마이크로프로세서의 응답속도와 주변장치의 응답속도사이에 차이가 있기 때문에, 마이크로프로세서는 데이타 D의 래치시간을 더 지연시킬 수 있다. 이는 ROM으로부터 출력되는 불일치신호를 감시함으로써 행해진다. 데이타 래치시간의 지연은 ROM이 통상 액세스모드에서 동작될 때 행해진다. 이 때, 불일치신호가 로우레벨(액티브)로 되고, 이 불일치신호의 상태를 마이크로프로세서가 감시하여 데이타 D의 래치를 지연시킨다. 불일치신호의 액티브 기간은 ROM의 통상 액세스모드의 스피드에 따라 설정된다. 종래예에 있어서 불일치신호의 액티브 기간은 어드레스 스트로브신호에 따른다. 따라서, ROM이 고속 액세스모드에서 동작하여도 제5a도에 도시한 바와 같이 어드레스 스트로브신호에 의해 기간 t1이 필요하게 된다. 이에 따라, ROM의 고속 액세스 스피드의 효과적인 사용에 의해 데이타 D를 래치하기가 어렵게 된다.
이에 대해, 본 발명은 어드레스 스트로브신호를 사용하지 않는다. 따라서, 제5b도에 도시한 바와 같이 어드레스 스트로브신호의 제약을 받지 않아 ROM의 고속 액세스 모드를 간편히 이용함으로써 고속 데이타 래치를 실현할 수 있다.
상기한 바와 같이, 본 발명의 반도체 기억장치에 따르면, 고속 액세스모드를 간편히 이용하기 위한 불일치신호를 간단한 회로구성으로 발생할 수 있어, 칩면적을 감소시킬 수 있고 또한 사용상의 제약을 받지 않게 된다.
본 발명의 범위와 정신내에서 본 기술분야는 숙련자는 다양한 변형을 가하여 실시할 수 있을 것이다. 따라서 본 특허청구 범위는 상기 기술에 한정되지 않으며 청구범위는 보다 넓게 해석되어야 한다.

Claims (13)

  1. 통상 액세스 모드와 고속 액세스 모드에서 동작할 수 있는 반도체 기억장치로서, 상기 반도체 기억장치는, 어드레스신호의 변화를 검출하기 위해, 어드레스 신호의 소정 수의 상위 비트에 접속된 변화 검출 수단 ; 상기 변화검출수단에 접속되며, 상기 변화검출수단이 어드레스 신호의 변화를 검출할 때, 특정 시간폭을 갖고 또한 어드레스 신호의 변화의 발생을 나타내는 변화 지시 신호를 발생하는 타이머 수단 ; 및 상기 타이머 수단에 접속되고, 상기 타이머 수단에 의해 발생되는 변화 지시 신호에 기초하여, 각 액세스 모드에 있어서의 외부 장치의 액세스의 웨이트(wait) 동작을 제어하는 불일치(miss) 신호를 출력하는 출력수단을 구비하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 변화검출수단은, 각각, 상기 소정 수의 상위 비트의 어드레스 신호중 하나를 입력 비트신호로서 수신하고, 상기 입력 비트신호를 제1 소정 지연기간만큼 지연시킴으로써 지연 비트 신호를 발생하는 복수의 제1지연회로 ; 및 각각, 상기 입력 비트 신호와 상기 지연 비트 신호를 비교하기 위한 복수의 비교 수단을 포함하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 고속 액세스 모드는 페이지 모드인 반도체 기억장치.
  4. 제2항에 있어서, 상기 타이머 수단은, 제2지연회로 ; 접지된 소스 단자, 상기 제2지연회로의 입력에 접속된 드레인 단자, 및 상기 각 비교회로에 접속된 게이트단자를 각각 갖는 복수의 p채널 MOS트랜지스터 ; 및 상기 제2지연회로의 입력 및 전원에 접속된 p채널 MOS트랜지스터를 구비하는 반도체 기억장치.
  5. 제2항에 있어서, 상기 출력 수단은, 상기 변화 지시 신호를 소정의 제2지연기간만큼 지연시키기 위한 제3 지연회로 ; 상기 타이머 수단에 의해 발생된 변화 지시 신호와 상기 지연된 변화 지시 신호를 비교하기 위한 NAND회로 ; 및 상기 NAND회로의 출력신호에 기초하여 불일치신호를 출력하기 위한 인버터 회로를 구비하는 반도체 기억장치.
  6. 제2항에 있어서, 상기 변화 지시 신호의 특정 시간폭은 상기 소정의 제1 지연기간에 기초하여 결정되는 반도체 기억장치.
  7. 통상 액세스 모드와 고속 액세스 모드에서 동작가능하고, 소정 수의 상위 비트의 어드레스 신호를 수신하고 이 어드레스 신호의 변화를 검출하여 어드레스 신호의 변화의 발생을 나타내는 불일치신호를 출력하는 어드레스 변화 검출회로를 구비하는 반도체 기억장치로서, 상기 어드레스 변화 검출회로는, 각각, 상기 소정 수의 상위 비트의 어드레스 신호중 하나를 입력 비트신호로서 수신하고 상기 입력 비트신호를 제1 소정 지연기간만큼 지연시킴으로써 지연 비트신호를 발생하는 복수의 제1지연회로 ; 상기 복수의 제1지연회로에 접속되고, 각각, 상기 입력 비트신호와 상기 지연 비트신호를 비교하고 그 비교결과를 나타내는 제1신호를 출력하는 복수의 비교회로 ; 상기 복수의 비교회로에 접속되고, 상기 각 비교회로로부터 출력되는 각각의 제1신호를 수신하고, 소정 시간폭을 갖는 제2신호를 발생하는 판정회로로서, 상기 제2신호는 상기 소정 상위 비트의 어드레스 신호의 적어도 하나에 있어서 상기 입력 비트신호와 상기 지연된 비트신호의 차의 발생을 나타내며, 이에 따라, 어드레스 신호의 변화의 발생을 나타내는, 판정 회로 ; 및 상기 판정회로에 접속되고, 상기 제2신호에 따라 상기 각 액세스 모드에 있어서의 외부 장치의 액세스의 웨이트 동작을 제어하기 위한 불일치신호를 발생하는 출력회로를 구비하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 고속 액세스 모드는 페이지 모드인 반도체 기억장치.
  9. 제7항에 있어서, 상기 각 제1지연회로는 복수의 인버터를 포함하는 반도체 기억장치.
  10. 제7항에 있어서, 상기 각 비교 회로는 배타적 OR회로를 포함하는 반도체 기억장치.
  11. 제7항에 있어서, 상기 출력 회로는, 상기 제2신호를 소정의 제2 지연기간만큼 지연시키기 위한 제3지연회로 ; 상기 판정 회로에 의해 발생된 제2신호와 상기 지연된 제2신호를 비교하기 위한 NAND회로 ; 및 상기 NAND회로의 출력신호에 기초하여 불일치신호를 출력하기 위한 인버터 회로를 구비하는 반도체 기억장치.
  12. 제7항에 있어서, 상기 출력 회로는, 상기 제2신호를 소정의 제2 소정기간만큼 지연시키기 위한 제3지연회로 ; 상기 판정 회로에 의해 발생된 제2신호와 상기 지연된 제2신호를 비교하기 의한 NAND회로 ; 및 상기 NAND회로의 출력신호에 기초하여 불일치신호를 출력하기 위한 인버터 회로를 구비하고, 상기 각 제1지연회로는 서로 직렬 접속된 우수개의 제1인버터를 포함하며, 상기 제3지연회로는 서로 직렬 접속된 우수개의 제2인버터를 포함하는 반도체 기억장치.
  13. 제7항에 있어서, 상기 제2신호의 특정 시간폭은 상기 소정의 제1 지연기간에 기초하여 결정되는 반도체 기억장치.
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