JPH0541088A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0541088A JPH0541088A JP3195644A JP19564491A JPH0541088A JP H0541088 A JPH0541088 A JP H0541088A JP 3195644 A JP3195644 A JP 3195644A JP 19564491 A JP19564491 A JP 19564491A JP H0541088 A JPH0541088 A JP H0541088A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- inverter
- generating
- semiconductor integrated
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 アドレスの切替わり本数に依存してOS幅の
変動することのないOS発生回路を提供する。 【構成】 外部アドレス入力A1 、A2 、……、Anに
対応して、OS発生回路1−1、1−2、……、1−n
と、これらのOS発生回路から出力されるOS信号の論
理和をとり、OS信号102を出力するNOR回路2お
よびインバータ3と、OS信号102の立上りを検出し
て、一定幅のOS信号103を生成するインバータ4〜
8、NAND回路9およびインバータ10と、OS信号
102とOS信号103の論理和をとるNOR回路11
およびインバータ12とを備えて構成される。
変動することのないOS発生回路を提供する。 【構成】 外部アドレス入力A1 、A2 、……、Anに
対応して、OS発生回路1−1、1−2、……、1−n
と、これらのOS発生回路から出力されるOS信号の論
理和をとり、OS信号102を出力するNOR回路2お
よびインバータ3と、OS信号102の立上りを検出し
て、一定幅のOS信号103を生成するインバータ4〜
8、NAND回路9およびインバータ10と、OS信号
102とOS信号103の論理和をとるNOR回路11
およびインバータ12とを備えて構成される。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にOS発生回路を形成する半導体集積回路に関する。
特にOS発生回路を形成する半導体集積回路に関する。
【0002】
【従来の技術】従来の、この種の半導体集積回路の一例
を図3に示す。図3に示されるように、本従来例は、外
部アドレス入力A1 、A2 、……、An (nは正整数)
に対応して、OS発生回路13−1、13−2、……、
13−nと、NOR回路14と、インバータ15とを備
えて構成される。また、図4(a)、(b)、(c)、
(d)および(e)に示されるのは、本従来例における
動作波形図である。
を図3に示す。図3に示されるように、本従来例は、外
部アドレス入力A1 、A2 、……、An (nは正整数)
に対応して、OS発生回路13−1、13−2、……、
13−nと、NOR回路14と、インバータ15とを備
えて構成される。また、図4(a)、(b)、(c)、
(d)および(e)に示されるのは、本従来例における
動作波形図である。
【0003】図3において、外部アドレス入力A1 、A
2 、……、An に対応して、OS発生回路13−1、1
3−2、……、13−nからは、それぞれのアドレスご
とのOS信号105−1、105−2、……、105−
nが出力され、NOR回路14に入力される。これらの
OS信号105−1、105−2、……、105−n
は、NOR回路14およびインバータ15を介して論理
和がとられ、OS信号106として出力される。
2 、……、An に対応して、OS発生回路13−1、1
3−2、……、13−nからは、それぞれのアドレスご
とのOS信号105−1、105−2、……、105−
nが出力され、NOR回路14に入力される。これらの
OS信号105−1、105−2、……、105−n
は、NOR回路14およびインバータ15を介して論理
和がとられ、OS信号106として出力される。
【0004】上記の動作過程において、アドレスの切替
り本数が1ビットである場合と多ビットである場合とで
は、各アドレスごとのOS信号が入力される論理素子内
のP/Nレシオが実質的に変化するため、論理素子の論
理スレッショルド電圧も変動する結果となる。このため
に、アドレスの切替わり本数によってOS信号106の
OS幅が変化する。このOS信号106によって内部動
作を制御される半導体メモリ回路においては、内部信号
の活性化がOS信号106に依存しているために、結果
的に、アクセス時間に対するアドレスの依存性が生じて
いる。
り本数が1ビットである場合と多ビットである場合とで
は、各アドレスごとのOS信号が入力される論理素子内
のP/Nレシオが実質的に変化するため、論理素子の論
理スレッショルド電圧も変動する結果となる。このため
に、アドレスの切替わり本数によってOS信号106の
OS幅が変化する。このOS信号106によって内部動
作を制御される半導体メモリ回路においては、内部信号
の活性化がOS信号106に依存しているために、結果
的に、アクセス時間に対するアドレスの依存性が生じて
いる。
【0005】
【発明が解決しようとする課題】上述した従来のOS回
路を形成する半導体集積回路においては、アドレスの切
替わり本数によって、OS信号の幅が変化し、そのOS
信号を用いて内部動作を制御するために、結果として、
アクセス時間に対するアドレス依存性が生じるという欠
点がある。
路を形成する半導体集積回路においては、アドレスの切
替わり本数によって、OS信号の幅が変化し、そのOS
信号を用いて内部動作を制御するために、結果として、
アクセス時間に対するアドレス依存性が生じるという欠
点がある。
【0006】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の外部アドレス入力に対応して、それぞれのア
ドレスに対するOS信号を生成して出力する複数のOS
発生回路と、前記複数のOS信号の論理和をとり、第1
のOS信号を生成して出力する第1のOS発生回路と、
前記第1のOS信号の立上りを検出して、一定幅の第2
のOS信号を生成して出力する第2のOS信号発生回路
と、前記第1および第2のOS信号の論理和をとり、第
3のOS信号を生成して出力する第3のOS発生回路
と、を備えて構成される。
は、複数の外部アドレス入力に対応して、それぞれのア
ドレスに対するOS信号を生成して出力する複数のOS
発生回路と、前記複数のOS信号の論理和をとり、第1
のOS信号を生成して出力する第1のOS発生回路と、
前記第1のOS信号の立上りを検出して、一定幅の第2
のOS信号を生成して出力する第2のOS信号発生回路
と、前記第1および第2のOS信号の論理和をとり、第
3のOS信号を生成して出力する第3のOS発生回路
と、を備えて構成される。
【0007】なお、前記第2のOS発生回路は、縦続接
続される第1、第2、第3、第4および第5のインバー
タと、前記第2のインバータの出力端ならびに前記第5
のインバータの出力端を入力として接続されるNAND
回路と、当該NAND回路の出力端を入力として接続さ
れる第6のインバータとにより形成してもよい。
続される第1、第2、第3、第4および第5のインバー
タと、前記第2のインバータの出力端ならびに前記第5
のインバータの出力端を入力として接続されるNAND
回路と、当該NAND回路の出力端を入力として接続さ
れる第6のインバータとにより形成してもよい。
【0008】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0009】図1は本発明の一実施例を示すブロック図
である。図1に示されるように、本実施例は、外部アド
レス入力A1 、A2 、……、An に対応して、OS発生
回路1−1、1−2、……、1−nと、NOR回路2お
よび11と、インバータ3〜8、10および12と、N
AND回路9とを備えて構成される。また、図2
(a)、(b)、(c)、(d)および(e)に示され
るのは、本実施例における動作波形図である。
である。図1に示されるように、本実施例は、外部アド
レス入力A1 、A2 、……、An に対応して、OS発生
回路1−1、1−2、……、1−nと、NOR回路2お
よび11と、インバータ3〜8、10および12と、N
AND回路9とを備えて構成される。また、図2
(a)、(b)、(c)、(d)および(e)に示され
るのは、本実施例における動作波形図である。
【0010】図1において明らかなように、本実施例に
は、図3に示される従来例におけるOS信号106に対
応するOS信号102の立上りを検出して、一定幅のO
S信号103を生成し、OS信号102と103との論
理和をとる回路、即ちインバータ4〜8、10および1
2と、NAND回路9と、NOR回路11とが、新たに
付加されている。インバータ3から出力されるOS信号
102の立上りの検出から得られるOS信号103の幅
に、本来必要なOS幅を設定しておき、OS信号102
に対しては、OS信号103に対して短かいOS幅を設
定する。そして、従来例の場合と同様に、アドレスの切
替わり本数によりOS信号102の幅は変動するが、O
S信号103との論理和がとられることにより、最終的
には、内部回路を制御するOS信号104のOS幅は、
OS信号103のOS幅により決定されるために変動を
生じることはない。従って、OS発生回路から出力され
るOS信号104に起因するアクセス時間のアドレス依
存性は生じない。また、アアドレス・スキューが入り、
OS信号102のOS幅が大きく拡大した場合には、O
S信号104は、OS信号103のOS幅には依存せ
ず、従って、その後の内部動作に対する影響はない。
は、図3に示される従来例におけるOS信号106に対
応するOS信号102の立上りを検出して、一定幅のO
S信号103を生成し、OS信号102と103との論
理和をとる回路、即ちインバータ4〜8、10および1
2と、NAND回路9と、NOR回路11とが、新たに
付加されている。インバータ3から出力されるOS信号
102の立上りの検出から得られるOS信号103の幅
に、本来必要なOS幅を設定しておき、OS信号102
に対しては、OS信号103に対して短かいOS幅を設
定する。そして、従来例の場合と同様に、アドレスの切
替わり本数によりOS信号102の幅は変動するが、O
S信号103との論理和がとられることにより、最終的
には、内部回路を制御するOS信号104のOS幅は、
OS信号103のOS幅により決定されるために変動を
生じることはない。従って、OS発生回路から出力され
るOS信号104に起因するアクセス時間のアドレス依
存性は生じない。また、アアドレス・スキューが入り、
OS信号102のOS幅が大きく拡大した場合には、O
S信号104は、OS信号103のOS幅には依存せ
ず、従って、その後の内部動作に対する影響はない。
【0011】
【発明の効果】以上説明したように、本発明は、OS信
号の立上りを検知して一定のOS幅を有するOS信号を
生成して、本来のOS信号との論理和をとることによ
り、アドレスの切替わり本数による内部信号を制御する
OS幅の変動を防止することができるという効果があ
る。
号の立上りを検知して一定のOS幅を有するOS信号を
生成して、本来のOS信号との論理和をとることによ
り、アドレスの切替わり本数による内部信号を制御する
OS幅の変動を防止することができるという効果があ
る。
【図1】本発明の一実施例を示すブロック図である。
【図2】本実施例における動作波形図である。
【図3】従来例を示すブロック図である。
【図4】従来例における動作波形図である。
1−1〜1−n、13−1〜13−n OS発生回路 2、11、14 NOR回路 3〜8、10、12、15 インバータ
Claims (2)
- 【請求項1】 複数の外部アドレス入力に対応して、そ
れぞれのアドレスに対するOS信号を生成して出力する
複数のOS発生回路と、 前記複数のOS信号の論理和をとり、第1のOS信号を
生成して出力する第1のOS発生回路と、 前記第1のOS信号の立上りを検出して、一定幅の第2
のOS信号を生成して出力する第2のOS信号発生回路
と、 前記第1および第2のOS信号の論理和をとり、第3の
OS信号を生成して出力する第3のOS発生回路と、 を備えることを特徴とする半導体集積回路。 - 【請求項2】 前記第2のOS発生回路が、縦続接続さ
れる第1、第2、第3、第4および第5のインバータ
と、前記第2のインバータの出力端ならびに前記第5の
インバータの出力端を入力として接続されるNAND回
路と、当該NAND回路の出力端を入力として接続され
る第6のインバータとにより形成される請求項1記載の
半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3195644A JPH0541088A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路 |
US07/925,121 US5264737A (en) | 1991-08-06 | 1992-08-06 | One-shot signal generation circuitry for use in semiconductor memory integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3195644A JPH0541088A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0541088A true JPH0541088A (ja) | 1993-02-19 |
Family
ID=16344604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3195644A Pending JPH0541088A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5264737A (ja) |
JP (1) | JPH0541088A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5487667A (en) * | 1994-03-11 | 1996-01-30 | Methode Electronics, Inc. | Automobile clockspring with vibration dampener |
US5490793A (en) * | 1994-03-11 | 1996-02-13 | Methode Electronics, Inc. | Automobile clockspring with vibration dampener |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5374894A (en) * | 1992-08-19 | 1994-12-20 | Hyundai Electronics America | Transition detection circuit |
KR950004855B1 (ko) * | 1992-10-30 | 1995-05-15 | 현대전자산업 주식회사 | 반도체 메모리 소자의 어드레스 전이 검출 회로 |
JPH07192470A (ja) * | 1993-03-08 | 1995-07-28 | Nec Ic Microcomput Syst Ltd | 半導体メモリの出力回路 |
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US5471157A (en) * | 1994-03-31 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with centralized control of edge transition detection pulse generation |
JP2830735B2 (ja) * | 1994-04-19 | 1998-12-02 | 日本電気株式会社 | 位相同期型タイミング発生回路 |
US5532622A (en) * | 1995-04-24 | 1996-07-02 | International Business Machines Corporation | Multi-input transition detector with a single delay |
JPH0982085A (ja) * | 1995-09-13 | 1997-03-28 | Sharp Corp | 半導体記憶装置 |
EP0794618B1 (en) * | 1996-03-06 | 2001-09-12 | STMicroelectronics S.r.l. | Address transition detection circuit |
JPH10303709A (ja) * | 1997-04-25 | 1998-11-13 | Advantest Corp | パルス幅整形回路 |
KR100253297B1 (ko) * | 1997-06-11 | 2000-04-15 | 김영환 | 메모리 소자의 어드레스 천이 검출회로 |
JP3727165B2 (ja) * | 1998-04-13 | 2005-12-14 | Necエレクトロニクス株式会社 | パルス発生回路及びパルス発生方法 |
KR20000065711A (ko) * | 1999-04-08 | 2000-11-15 | 윤종용 | 펄스발생기를 채용한 내부클럭신호 발생회로 |
ITMI991386A1 (it) * | 1999-06-22 | 2000-12-22 | St Microelectronics Srl | Circuito per realizzaione di un tempo minimo di wake - up nei circuiti logici di wake - up |
US6707331B1 (en) * | 2002-07-19 | 2004-03-16 | Xilinx, Inc. | High speed one-shot circuit with optional correction for process shift |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57179979A (en) * | 1981-04-24 | 1982-11-05 | Oki Electric Ind Co Ltd | Clock signal generating circuit |
JPS5966215A (ja) * | 1982-10-08 | 1984-04-14 | Hitachi Micro Comput Eng Ltd | パルス発生回路 |
JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
JPS6154098A (ja) * | 1984-08-23 | 1986-03-18 | Fujitsu Ltd | パルス発生回路 |
US4636991A (en) * | 1985-08-16 | 1987-01-13 | Motorola, Inc. | Summation of address transition signals |
-
1991
- 1991-08-06 JP JP3195644A patent/JPH0541088A/ja active Pending
-
1992
- 1992-08-06 US US07/925,121 patent/US5264737A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5487667A (en) * | 1994-03-11 | 1996-01-30 | Methode Electronics, Inc. | Automobile clockspring with vibration dampener |
US5490793A (en) * | 1994-03-11 | 1996-02-13 | Methode Electronics, Inc. | Automobile clockspring with vibration dampener |
Also Published As
Publication number | Publication date |
---|---|
US5264737A (en) | 1993-11-23 |
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