KR100206888B1 - 마스크롬의 내부제어신호 발생회로 - Google Patents

마스크롬의 내부제어신호 발생회로 Download PDF

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Abstract

본 발명의 목적은 디플립플롭 및 클럭 발생기를 이용하여 정확한 시간에 원하는 폭을 갖는 제어신호를 발생하도록 하는 마스크롬의 내부제어신호 발생회로에 관한 것으로, 이와같은 본 발명을 달성하기 위한 수단은 어드레스버퍼로부터 출력되는 어드레스신호를 논리합하는 오아 게이트와, 상기 오아 게이트로부터 출력되는 신호를 소정시간 지연시켜 출력하는 신호 지연기와, 상기 신호 지연기로 부터 출력되는 신호와 피드백되어 입력되어 제4제어신호의 반전신호를 논리곱하는 앤드 게이트와, 클럭을 발생시키는 클럭 발생기와, 상기 클럭 발생기로부터 출력되는 클럭신호에 따라 클럭 동작되어 상기 앤드 게이트로부터 출력되는 신호를 순차 지연시켜 제1내지 제4제어신호를 각각 발생하는 제1내지 제4디플립플롭을 포함하여 구성한다.

Description

마스크롬의 내부제어신호 발생회로
제1도는 종래 마스크롬의 내부제어신호 발생회로도.
제2도는 본 발명에 의한 마스크롬의 내부제어신호 발생회로도.
제3도는 제2도의 각부 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
100 : 오아 게이트 101 : 신호 지연기
102 : 앤드 게이트 103 : 클럭 발생기
104-107 : 디플립플롭
본 발명은 마스크롬의 내부제어신호 발생회로에 관한 것으로, 특히 디플립플롭 및 클럭 발생기를 이용하여 정확한 시간에 원하는 폭을 갖는 제어신호를 발생하도록 하는 마스크롬의 내부제어신호 발생회로에 관한 것이다.
제1도에 도시된 바와같이, 종래 마스크롬의 내부제어신호 발생회로는 어드레스 버퍼(도면에 미도시)로부터 출력되는 어드레스신호(P1),(P2)를 노아링하는 노아 게이트(NOR)와, 상기 노아 게이트(NOR)로부터 출력되는 신호를 소정시간 지연시켜 출력하는 신호 지연부(1)와, 상기 신호 지연부(1)로부터 출력되는 신호를 각각 소정시간 지연시켜 다수의 내부제어신호(A),(/A),(B),(/B),(Z),(/Z)를 각각 출력하는 신호 지연부(2-4)로 구성된다.
이와같이 구성된 종래 마스크롬의 내부제어신호 발생회로의 동작을 설명하면 다음과 같다.
먼저, 외부로부터 입력되는 어드레스신호의 천이가 발생되면 그 천이는 어드레스신호는 어드레스버퍼(도면에 미도시)를 거쳐 노아 게이트(NOR)에 입력되므로 노아 게이트(NOR)로부터 로우신호가 출력된다.
상기 노아 게이트(NOR)로부터 출력된 로우신호는 인버터(I1)를 거쳐 반전되어 하이신호로 출력되고, 그 출력된 하이신호는 모스 콘덴서(MC1)에 저장된 후 인버터(I2)를 거쳐 로우신호로 반전되어 낸드 게이트(NAND)의 타측입력단자에 인가된다.
그러면, 상기낸드 게이트(NAND)는 일측입력단자에 상기 노아 게이트(NOR)로부터 출력되는 로우신호를 인가받아 상기 타측입력단자에 인가된 로우신호와 낸딩하여 하이신호를 출력하게 된다.
이어서, 상기 낸드 게이트(NAND)로부터 출력되는 하이신호는 복수개의 인버터(In)를 거쳐 출력되게 된다.
상기 인버터(In)로부터 출력되는 신호는 신호 지연부(2)에서의 복수개의 인버터(I1-In)를 거쳐 제어신호(A)로 출력되고, 그 출력된 제어신호(A)는 인버터(IN1)를 거쳐 제어신호(/A)로 출력되게 된다.
그리고, 상기 신호지연부(1)의 인버터(In)로부터 출력되는 신호는 신호 지연부(3)에서의 인버터(I1)를 거쳐 반전되어 보스 콘덴서에 저장된 후 복수개의 인버터(I2-In)를 거쳐 제어신호(B)로 출력되고, 그 출력된 제어신호(B)는 인버터(IN2)를 거쳐 제어신호(/B)로 출력되게 된다.
이와같이 복수개의 신호 지연부(4-N)는 상기 인버터(In)로부터 출력되는 신호를 소정시간 지연시켜 각각의 제어신호를 출력하게 되는 것이다.
결국, 인버터 및 게이트는 내부제어신호가 정확한 시간에 발생될 수 있도록 지연시키는 역할을하고, 복수개의 모스 콘덴서는 전체적으로 시간을 지연시키거나 발생되는 제어신호의 폭을 조정하게 되는 것이다.
그러나, 종래 마스크롬의 제어신호 발생회로는 인버터 및 게이트로 제어신호의 발생시간을 조정하고, 그 발생되는 제어신호의 폭을 모스 콘덴서로 조정하므로 인해 부정확한 제어신호를 발생하는 문제점이 있었다.
따라서, 본 발명의 목적은 디플립플롭 및 클럭 발생기를 이용하여 정확한 시간에 원하는 폭을 갖는 제어신호를 발생하도록 하는 마스크롬의 내부제어신호발생횔로를 제공함에 있다.
이와같은 본 발명을 달성하기 위한 수단은 어드레스버퍼로부터 출력되는 어드레스신호를 논리합하는 오아 게이트와, 상기 오아게이트로부터 출력되는 신호를 소정시간 지연시켜 출력하는 신호 지연기와, 상기 신호 지연기로부터 출력되는 신호와 피드백되어 입력되는 제4제어신호의 반전신호를 논리곱하는 앤드게이트와, 클럭을 발생시키는 클럭 발생기와, 상기 클럭 발생기로부터 출력되는 클럭신호에 따라 클럭 동작되어 상기 앤드 게이트로부터 출력되는 신호를 순차 지연시켜 제1내지 제4제어신호를 각각 발생하는 제1내지 제4디플립플롭을 포함하여 구성한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도에 도시한 바와같이, 본 발명에 의한 마스크롬의 제어신호 발생회로는 어드레스버퍼로부터 출력되는 어드레스신호(P1),(P2)를 논리합하는 오아 게이트(100)와, 상기 오아 게이트(100)로부터 출력되는 신호를 소정시간 지연시켜 출력하는 신호 지연기(101)와, 상기 신호지연기(101)로부터 출력되는 신호와 피드백되어 입력되는 제어신호(D)의 반전신호(/D)를 논리곱하는 앤드 게이트(102)와, 클럭을 발생시키는 클럭 발생기(103)와, 상기 클럭 발생기(103)로부터 출력되는 클럭신호에 따라 클럭동작되어 상기 앤드 게이트(102)로부터 출력되는 신호를 순차 지연시켜 제어신호(A-D)를 각각 발생하는 디플립플롭(104-107)으로 구성한다.
이와같이 구성한 본 발명에 의한 마스크롬의 제어신호 발생회로의 동작을 도면 제3도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 어드레스 천이가 발생되지 않은 경우 어드레스버퍼를 거쳐 로우레벨의 어드레스신호(P1),(P2)가 오아 게이트(100)에 입력되므로 그 오아 게이트(100)로 부터 로우신호가 출력되게 된다.
상기 오아 게이트(100)로부터 출력되는 로우신호는 신호 지연기(101)를 거쳐 소정시간 지연된 후 제3도의 a에 도시된 바와같이 로우신호로 출력된다.
이어서, 앤드 게이트(102)는 일측 입력단자에 상기 신호 지연기(101)로부터 출력되는 로우신호를 인가받아 타측입력단자에 인가되는 신호에 상관없이 로우신호를 출력하게 되므로 디플립플롭(104-107)는 각각 제3도의 a내지 e에 도시한 바와같이 로우레벨의 제어신호(A-D)를 각각 출력하게 된다.
이후, 어드레스 천이가 발생되면 상기 오아 게이트(100)에 천이된 어드레스신호(P1),(P2)가 입력되므로 그 오아 게이트(100)는 하이신호를 출력하게 된다.
상기 오아 게이트(100)로부터 출력되는 하이신호는 상기 신호 지연기(101)를 거쳐 제3도의 a에 도시된 바와같이 하이신호로 출력하게 된다.
이어서, 상기 낸드 게이트(102)는 일측 입력단자에 상기 신호 지연기(101)로부터 출력되는 하이신호를 인가받고, 타측 입력단자에 제3도의 i에 도시된 바와같이 상기 디플립플롭(107)의 출력단자(/Q)로부터 출력되는 하이신호를 인가받아 논리곱하여 하이신호를 출력하게 된다.
이때, 클럭 발생기(103)로부터 첫번째 클럭신호가 발생되어 상기 디플립플롭(104-107)에 각각 입력되면 상기 디플립플롭(104)은 그 입력된 첫번째 클럭신호에 의해 상기 앤드 게이트(102)로부터 하이신호를 소정시간 지연시킨 후, 제3도의 b에 도시된 바와같이 출력단자(Q)를 거쳐 하이레벨의 제어신호(A)를 출력하고, 나머지 디플립플롭(105-107)은 각각의 출력단자(Q)를 거쳐 로우레벨의 제어신호(B-D)를 출력하며, 상기 디플립플롭(107)은 출력단자(/Q)를 거쳐 하이신호를 출력하게 된다.
이어서, 상기 클럭 발생기(103)로부터 두번째 클럭신호가 발생되어 상기 디플립플롭(104-107)에 각각 입력되면 상기 디플립플롭(105)은 상기 클럭 발생기(103)로부터 출력되는 두번째 클럭신호에 의해 상기 디플립플롭(104)로부터 출력되는 하이레벨의 제어신호(A)를 소정시간 지연시켜 출력단자(Q)를 거쳐 하이레벨의 제어신호(B)를 출력하게 된다.
아울러, 상기 디플립플롭(104)은 상기 앤드 게이트(102)가 하이신호를 계속 출력하므로 계속해서 하이레벨의 제어신호(A)를 출력하게 되고, 나머지 디플립플롭(106),(107)은 로우신호로 출력하게 된다.
그리고, 상기 디플립플롭(107)은 출력단자(/Q)를 거쳐 하이신호를 출력한다.
이후, 상기 클럭 발생기(103)로부터 세번째 및 네번째 클럭신호가 출력되면 상기 디플립플롭(104-107)은 기 설명한 바와같이 동작하게 되어 각각의 디플립플롭(104-107)은 하이레벨의 제어신호(A-D)를 각각 출력하게 된다.
이어서, 상기 클럭 발생기(103)로부터 다섯번째 클럭신호가 출력되면 제3도의 i에 도시된 바와같이 상기 디플립플롭(107)의 출력단자(/Q)로부터 로우신호가 출력되므로 상기 앤드 게이트(102)는 로우신호를 출력하게 되어 상기 디플립플롭(104)은 로우레벨의 제어시호(A)를 출력하게 된다.
이와같이 동작하여 상기 디플립플롭(104-107)은 제3도의 b내지 e에 도시한 바와같이 하이레벨의 제어신호(A-D)를 각각 발생하게 되는 것이다.
그리고, 제3도의 f내지 h는 상기 디플립플롭(104-106)의 출력단자 (/Q)로부터 출력되는 신호이다.
이상에서 상세히 설명한 바와같이, 본 발명에 의한 마스크롬의 제어신호 발생회로는 복수개의 디플립플롭 및 클럭 발생기를 이용하여 제어신호를 발생함으로써 정확한 제어신호 및 원하는 폭을 갖는 제어신호를 발생할 수 있는 효과가 있다.

Claims (1)

  1. 어드레스버퍼로부터 출력되는 어드레스신호를 논리합하는 오아 게이트와, 상기 오아 게이트로부터 출력되는 신호를 소정시간 지연시켜 출력하는 신호 지연기와, 상기 신호 지연기로부터 출력되는 신호와 피드백되어 입력되는 제4제어신호의 반전신호를 논리곱하는 앤드 게이트와, 클럭을 발생시키는 클럭 발생기와, 상기 클럭 발생기로부터 출력되는 클럭신호에 따라 클럭동작되어 상기 앤드 게이트로부터 출력되는 신호를 순차 지연시켜 제1내지 제4제어신호를 각각 발생하는 제1 내지 제4디플립플롭을 포함하여 구성된 것을 특징으로 하는 마스크롬의 내부제어신호 발생회로.
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