KR100353103B1

KR100353103B1 - 펄스발생회로

Info

Publication number: KR100353103B1
Application number: KR1019980021849A
Authority: KR
Inventors: 마사히꼬 히라이
Original assignee: 닛본 덴기 가부시끼가이샤
Priority date: 1997-06-13
Filing date: 1998-06-12
Publication date: 2002-12-11
Also published as: JPH118536A; US6061804A

Abstract

마이크로컴퓨터의 클럭 신호를 발생하기 위한 펄스 발생 회로에 있어서 노이즈 제거의 전원 전압 의존성을 감소할 수 있는 펄스 발생 회로를 제공한다. 발진기로부터의 클럭 펄스는 파형 정형되고, 회로에 의해 주파수 분할된다. 선택기 회로는 분주기 회로로부터의 출력 신호 또는 그에 대한 입력 신호를 선택하도록 제공된다. 노이즈 제거 회로는 선택기 회로의 출력측 상에 제공된다. 이러한 장치는 광범위한 동작 전원 전압에 대하여 노이즈가 없는 펄스를 발생할 수 있게 한다.

Description

펄스 발생 회로

본 발명은 펄스 발생 회로, 특히 마이크로컴퓨터 등의 동작 클럭을 발생하는 펄스 발생 회로에 관한 것이다.

마이크로컴퓨터의 동작 클럭을 발생하는데 이용되는 펄스 발생 회로의 종래 예는 실례로 일본 특허 출원 공개 공보 번호 5-299985 호에 공개되어 있다. 상기 공보에는 발진기 회로가 마이크로컴퓨터와 같은 다양한 회로들에 접속될 때 고장의 원인이 되는 것으로 여겨지는 노이즈가 발진 파형으로부터 제거될 수 있는 회로 장치를 공개한다. 분주기 회로에 대한 입력의 선행 및 하강 에지(leading and trailing edges)의 변화를 지연하는 디지탈 저역 필터는, 발진기 회로에 의해 발생되어 파형 형성 회로에 의해 형성되는 클럭 펄스를 주파수 분할하는, 분주기 회로의 앞단에 제공된다.

마이크로컴퓨터의 동작 클럭을 발생하는 이러한 종래의 펄스 발생 회로는 도 5에 도시된 바와 같이 구성된다.

인버터 게이트(506) 및 수정 진동자(507)로부터 유도된 발진의 결과로서 발생된 사인파는 슈미트 트리거 회로(Schmitt trigger circuit)(502)에 의해 형성된 파형을 갖는다. 이와 같이 파형 정형된 신호의 노이즈는 노이즈 제거 회로(503)에의해 제거되고, 이후에 신호는 분주기 회로(504)에서 주파수 분할된다.

노이즈 제거 회로(503) 및 분주기 회로(504)의 출력측에 접속된 선택기 회로(505)는 분주기 회로(504)로부터의 출력 신호 또는 분주기 회로(504)에 대한 입력 신호를 선택한다. 선택기 회로(505)에 의해 선택된 신호는 마이크로컴퓨터의 동작 클럭으로서 작용하는 시스템 클럭이 된다.

다음에는, 본 발명에 대한 연구 진행 중에 접하게된 문제들을 상세히 설명한다.

도 5에 도시된 펄스 발생 회로는 상술된 공보에 설명된 구성에 기초한다. 하지만, 분주기 회로가 다수의 주파수 분할 출력 신호를 출력하고, 분주기 회로에 대한 입력 신호와 그로부터의 출력 신호가 선택기 회로에 의해 선택되어 시스템 클럭으로서 이용되는 장치가 상술된 공보에 개시된 회로에 추가되었다.

이제, 종래 기술의 상술된 예에 따라 마이크로컴퓨터의 동작 클럭의 발생에 있어서 노이즈를 제거하기 위한 동작이 기술된다.

도 5의 노이즈 제거 회로(503)는 실례로 도 6에 도시된 종류의 구성을 갖는다. 도 6에 도시된 노이즈 제거 회로의 동작은 도 7의 신호 파형도를 참조하여 기술된다. 도 7에 도시된 신호(703)는 도 6의 지연 회로(601)의 출력 노드(703)로부터의 신호가 되고, 신호(704)는 AND 게이트(602)의 출력 노드(704)로부터의 신호가 되며, 신호(705)는 NOR 게이트(603)의 출력 노드(705)로부터의 신호가 되고, 신호(706)는 NOR 게이트(604)의 출력 노드(706)로부터의 신호가 된다. 신호(706)는 인버터(606)의 입력 신호가 된다.

도 6 및 도 7에 도시된 바와 같이, 입력 신호(701)의 선행 에지(leading edge)를 지연함으로써 얻어진 신호(704)는 지연 시간 T 로 설정된 지연 회로(601) 및 AND 게이트(602)에 의해 발생된다. 또한, 입력 신호(701)의 하강 에지(trailing edge)를 지연함으로써 얻어진 신호의 반전 신호(705)는 지연 회로(601) 및 NOR 게이트(603)에 의해 발생된다.

입력 신호(701)에 대하여 시간 T 만큼 지연된 출력 신호(702)는, 출력과 입력들이 교차 접속된 NOR 게이트(604, 605)와, 인버터(606)를 구비하는 플립-플롭 회로에 의해 얻어진다. 지연 회로(601)는 캐스케이드 접속 인버터(607, 608) 및 인버터(607)의 출력에 접속된 커패시터(609)를 구비한다.

지연 회로(601)의 지연 시간 T 보다 짧은 지속시간의 노이즈가 입력 신호(701)에 포함되는 경우가 도 6과, 도 8의 타이밍도를 참조하여 기술된다. 도 8에 도시된 바와 같이, 신호(801)는 지연 회로(601)에 대한 입력 신호가 되고, 신호(803)는 지연 회로(601)의 출력 노드(703)의 신호가 되며, 신호(804)는 AND 게이트(602)의 출력 노드의 신호가 되고, 신호(805)는 NOR 게이트(603)의 출력 노드(705)의 신호가 되며, 신호(806)는 NOR 게이트(604)의 출력 노드(706)의 신호(인버터(606)에 대한 입력 신호)가 되고, 신호(802)는 인버터(606)의 출력 신호가 된다.

지연 회로(601)의 지연 시간 T 보다 짧은 하이-레벨 지속시간을 갖는 노이즈(도 8의 입력 신호(801)의 tpw1)는 지연 회로(601) 및 AND 게이트(602)에 의해 제거되고, 지연 시간 T1 보다 짧은 로우-레벨 지속시간을 갖는 노이즈(도 8의입력 신호(801)의 tpw2)는 지연 회로(601) 및 NOR 게이트(603)에 의해 제거된다. 따라서, 이들 모두의 노이즈 형태는 출력 신호(802)에 존재하지 않게 된다.

이후, 도 6에 도시된 지연 회로(601)가 더 상세히 설명된다. 커패시턴스(609)는 배선 커패시턴스와 MOS 트랜지스터의 게이트 커패시턴스와 같은 기생 커패시턴스, 및/또는 인위적으로 제조된 커패시턴스가 된다. 인버터 게이트(607)내의 MOS 트랜지스터는 커패시턴스(609)를 충전 및 방전한다. 충전 및 방전에 필요한 시간은 지연 회로의 지연 시간을 결정한다.

따라서, 지연 회로(601)의 지연 시간 T 을 결정하기 위해서는, 커패시터(609)의 커패시턴스와, 인버터 게이트(607)내부의 MOS 트랜지스터의 게이트 폭 및 게이트 길이를 결정하는 것으로 충분하다.

하지만, 지연 시간은 MOS 트랜지스터의 특성에 기인하여 전압 의존성을 갖는다. 지연 시간은 동작 전원 전압이 올라갈 때 짧아지고, 동작 전원 전압이 내려갈 때 길어진다. 따라서, 동작 전원 전압이 그 최소값에 있게될 때에도 발진기의 파형 정형된 출력 신호가 통과될 수 있는 방식으로 지연 희로(601)가 설계되어야 한다.

동작 클럭으로 이용된 펄스를 발생하기 위한 상술된 종래 회로에서는, 동작 전원 전압이 떨어질 때 노이즈 제거 회로에 이용되는 지연 회로의 지연 시간이 길어지게 되며, 이러한 이유로, 동작 전원 전압이 그 최저값에 있을 때 발진기의 본래 신호가 제거되지 않게 되는 디자인을 채택할 필요가 있게 된다. 결과적으로, 노이즈 제거 효과는 동작 전원 전압이 높게 될 때 감소하게 된다.

통상 광범위한 동작 전원 전압을 갖는 마이크로컴퓨터에서는, 동작 전원 전압이 높을 때 고속 동작 클럭이 선택되어 고속 동작을 가능하게 하고, 동작 전원 전압이 낮을 때 저속 동작 클럭이 선택되어 저속 동작을 가능하게 한다. 최대 속도에서의 동작 즉, 동작 전원 전압이 높을 때 실행되는 동작은 거의 대부분 사용자에 의해 선택된다.

하지만, 상술된 바와 같이, 노이즈 제거 효과는 동작 전원 전압이 올라갈 때 감소되어, 결과적으로 노이즈는 장치의 내부에 도달하게 된다. 이러한 것은 마이크로컴퓨터의 고장 가능성을 상승시킨다.

따라서, 본 발명의 목적은, 노이즈 제거의 전원 전압에 대한 의존성을 감소하는 펄스 발생 회로를 제공하는 것이며, 이러한 회로는 마이크로컴퓨터의 클럭 신호 펄스를 발생하기 위한 회로에 사용하는데 적합하다.

본 발명의 다른 목적은 전원 전압에 대한 노이즈 제거의 의존성이 없는 펄스 발생 회로를 갖는 마이크로컴퓨터를 제공하는 것이다.

본 발명의 목적은 본 명세서에서 개시된 내용을 통해 명백할 것이다.

본 발명에 따라, 전술한 목적은 발진기로부터의 출력 신호를 파형 정형함으로써 얻어진 클럭 펄스 신호를 주파수 분할하기 위한 분주기 회로와, 분주기 회로의 출력 또는 분주기 회로에 대한 입력을 선택하기 위한 선택기 회로를 갖는 마이크로컴퓨터용 클럭 신호 펄스 발생 회로로서, 선택기 회로의 출력측에 노이즈 제거 회로가 접속되어 있는 상기 회로를 제공함으로써 달성된다.

본 발명의 적절한 실시예에 있어서, 펄스 발생 회로는 발진기로부터의 출력신호를 파형 정형함으로써 얻어진 클럭 펄스 신호를 주파수 분할하기 위한 분주기 회로, 분주기 회로에 대한 입력 또는 분주기 회로의 하나 또는 다수의 주파수 분할된 출력들을 선택하기 위한 선택기 회로, 및 선택기 회로로부터의 출력 신호가 입력되는 노이즈 제거 회로로서 상기 신호로부터 노이즈를 제거하여 마이크로컴퓨터와 같은 디지탈 회로의 동작을 제어하는 시스템 클럭 신호를 출력하기 위한 상기 노이즈 제거 회로를 구비한다. 실례로, 노이즈 제거 회로는 입력 신호로부터 소정 지연 시간 T 의 펄스 폭을 갖는 노이즈를 제거하기 위한 지연 회로 및 논리 게이트를 포함한다.

본 발명의 다른 특징 및 이점은 첨부된 도면과 관련한 다음의 설명으로부터 명백하게 이해될 수 있을 것이며, 동일한 참조 부호는 도면 전체를 통해 동일한 또는 유사한 부분을 나타낸다.

도 1은 본 발명의 제 1 실시예에 따른 펄스 발생 회로의 구성을 도시하는 도면.

도 2는 제 1 실시예에 따른 펄스 발생 회로의 동작을 설명하는데 유용한 신호 파형도.

도 3은 제 1 실시예에 따른 펄스 발생 회로의 동작을 설명하는데 유용한 신호 파형도.

도 4는 본 발명의 제 2 실시예에 따른 펄스 발생 회로의 구성을 도시하는 도면.

도 5는 종래 기술에 따른 펄스 발생 회로의 구성을 부분적으로 도시하는 도면.

도 6은 본 발명에 따른 펄스 발생 회로와 종래 기술에 따른 펄스 발생 회로에 이용되는 노이즈 제거 회로의 예를 도시하는 도면.

도 7은 도 6에 도시된 지연 회로의 동작을 설명하는 신호 파형도.

도 8은 도 6에 도시된 지연 회로의 동작을 설명하는데 유용한 신호 파형도.

@ 도면의 주요 부분에 대한 부호의 설명 @

101 : 발진기 102 : 슈미트 트리거 회로

103 : 분주기 회로 104 : 선택기 회로

105 : 노이즈 제거 회로

제 1 실시예

도 1은 본 발명의 제 1 실시예에 따라 클럭 신호를 발생하기 위한 펄스 발생 회로의 구성을 도시한다.

도 1에 도시된 바와 같이, 발진기(101)의 출력은 슈미트 트리거 회로(102)에 의해 정형된 파형을 갖는다. 그와 같이 파형이 정형된 신호는 분주기 회로(103)에 의해 주파수 분할된다. 분주기 회로(103)의 다음 단에 제공된 선택기 회로(104)는 분주기 회로에 대한 입력 또는 분주기 회로(103)의 주파수 분할된 출력을 선택한다. 선택기 회로(104)에 의해 선택된 신호는 노이즈 제거 회로(105)를 통과하여,그에 따라 노이즈가 제거된다. 노이즈가 제거된 신호는 마이크로컴퓨터의 동작 클럭으로서 작용하는 시스템 클럭(113)이 된다.

노이즈 제거 회로(105)의 구성은 실례로 도 6에 도시된 바와 같다. 지연 회로(601)의 지연 시간 T 는, 도 1에 도시된 선택기 회로(104)가 고속 동작 클럭을 선택할 수 있는 동작 전원 전압이 될 때 발진기(101)의 출력 신호와 일치하는 주파수를 갖는 클럭 신호가 통과될 수 있는 방식으로 설정된다.

사용자는 동작 전원 전압이 높은 경우 시스템 클럭으로서 고속 클럭을 선택하고 동작 전원 전압이 낮은 경우 시스템 클럭으로서 저속 클럭을 선택할 수 있다.

도 2는 제 1 실시예의 동작을 설명하는데 유용한 신호 파형도이다. 제 1 실시예의 동작은 도 1 및 도 2를 참조하여 설명된다.

도 2에서 참조 번호 211 은 슈미트 트리거 회로(102)를 통과한 파형 정형된 발진기 출력 신호를 나타낸다. 이러한 것은 도 1의 노드(111)에서의 신호가 된다. 신호(211)의 주파수는 발진기(101)에서 이용된 수정 진동자(107)에 의해 결정된 고정값을 갖는다. 신호(211)는 도 1의 분주기 회로(103)에 의해 낮은 주파수 신호로 변환된다.

사용자는 분주기 회로(103)에 대한 입력 신호 또는 분주기 회로(103)의 출력 신호를 선택하도록 선택기 회로(104)를 이용하며, 그에 따라 선택된 신호는 선택기 회로(104)의 출력 노드(112)로 출력된다. 노드(112)에서의 신호는 도 2에서 212-H 또는 212-L 이 된다. 신호 212-H 는 분주기 회로(103)에 대한 입력 신호가 선택될 때 얻어지는 신호이고, 신호 212-L 은 분주기 회로(103)가 둘로 주파수 분할을 실행할 때 얻어지는 신호가 된다. 높거나 낮은 주파수가 동작 전원 전압에 따라서 이용된다. 즉, 동작 전원 전압이 충분히 높을 경우, 발진기(101)의 출력 신호와 동일한 고주파수가 도 2의 신호 212-H 의 방식과 같이 이용된다. 동작 전원 전압이 낮을 경우, 분주기 회로(103)에 의해 실행된 주파수 분할에 따른 저주파수를 갖는 신호가 도 2의 212-L 에 표시된 바와 같이 이용된다.

사용자에 의해 선택된 신호 212-H 또는 212-L 은 도 2에 도시된 시스템 클럭 213-H 또는 213-L을 각각 얻도록 도 1의 노이즈 제거 회로(105)에 통과된다. 신호 213-H 은 신호 212-H 와 관련하여 시간 T1 만큼 지연되고, 신호 213-L 은 신호 212-L 과 관련하여 시간 T2 만큼 지연된다. 시간 T1 및 T2 는 노이즈 제거 회로(105)에 이용된 지연 회로의 지연 시간이 된다. 시간 T1 은 동작 전원 전압이 높을 때의 지연 시간이고, 시간 T2 는 동작 전원 전압이 낮을 때의 지연 시간이다.

도 3은 발진기(101)의 출력 신호가 노이즈를 포함하는 경우의 예를 설명하는 신호 파형도이다. 발진기(101)의 출력 신호가 도 3의 311에서와 같이 도시된 종류의 노이즈를 포함하는 경우가 설명된다. 발진기의 이러한 노이즈 출력(311)은 신호 312-H 또는 312-L을 얻도록 도 1의 분주기 회로(103)에 통과된다.

동작 전원 전압이 높을 때, 지연 시간 T1 보다 짧은 지속시간의 펄스를 갖는 노이즈가 제거된다. 결과적으로, 노이즈가 제거된 신호가 신호 313-H 로 표시된 바와 같이 얻어지게 된다. 동작 전원 전압이 낮을 때, 지연 시간 T2 보다 짧은 지속시간의 펄스를 갖는 노이즈가 제거된다. 결과적으로, 노이즈가 제거된 신호가 신호 313-L 로 표시된 바와 같이 얻어진다.

제 2 실시예

이제, 본 발명의 제 2 실시예가 도면과 관련하여 설명된다.

도 4는 본 발명의 제 2 실시예에 따른 펄스 발생 회로의 구성을 도시한 도면이다.

도 4에 도시된 바와 같이, 발진기(401)의 출력은 슈미트 트리거 회로(402)를 통하여 제 1 노이즈 제거 회로(403)에 입력된다. 제 1 노이즈 제거 회로(403)는 다음 단에 있는 분주기 회로(404)를 고장나게 할 수 있는 매우 짧은 지속시간의 노이즈 펄스를 제거한다.

짧은 지속시간의 노이즈 펄스가 제 1 노이즈 제거 회로(403)에 의해 제거된 신호는 분주기 회로(404)에 의해 주파수 분할된다. 선택기 회로(405)에 의해 선택된 어떠한 주파수 분할된 신호도 제 2 노이즈 제거 회로(406)를 통과하게 되며, 그에 따라 노이즈가 제거된다. 노이즈가 제거된 결과적 신호는 마이크로컴퓨터의 시스템 클럭으로서 작용한다. 도 6에 도시된 구성은 제 1 및 제 2 노이즈 제거 회로(403, 406) 구성의 예이다.

본 실시예에 따른 회로의 규모는 제 1 실시예의 것 보다 크기는 하지만, 얻어지는 이점은 보다 안정적이다.

이와 같이, 본 발명에 따라서, 노이즈 제거 회로는 발진기의 출력 신호를 주파수 분할하는 주파수 분할 회로로부터 주파수 분할된 신호를 선택하는 선택기 회로의 출력측상에 제공된다. 결과적으로, 동작 전원 전압에 대한 의존성으로 인하여노이즈 제거 회로에 부과된 제한적 사항을 피할 수 있게 된다. 이러한 것은 광범위한 동작 전원 전압에 있어서 노이즈를 제거하는 효과를 갖는다.

본 발명의 정신과 범위로부터 벗어나지 않고서 본 발명의 광범위한 다른 실시예들이 이루어질 수 있으므로, 본 발명은 첨부된 청구범위에 규정된 바를 제외하고 그 특정 실시예에 제한되지 않는 다는 것을 이해할 수 있을 것이다.

Claims

마이크로컴퓨터의 클럭 신호 펄스를 발생하기 위한 회로에 있어서:

발진기로부터의 출력 신호를 파형 정형함으로써 얻어진 클럭 펄스 신호를 주파수 분할하는 분주기 회로;

상기 분주기 회로에 대한 입력 또는 상기 분주기 회로의 출력을 선택하는 선택기 회로; 및

상기 선택기 회로의 출력측에 접속된 노이즈 제거 회로를 구비하는, 마이크로컴퓨터의 클럭 신호 펄스 발생 회로.
펄스 발생 회로에 있어서:

발진기로부터의 출력 신호 파형을 정형함으로써 얻어진 클럭 펄스 신호를 주파수 분할하는 분주기 회로;

상기 분주기 회로의 하나 또는 다수의 주파수 분할된 출력 또는 상기 분주기 회로로의 입력을 선택하는 선택기 회로;

상기 선택기 회로로부터의 출력 신호가 입력되는 제 1 노이즈 제거 회로로서, 상기 신호로부터 노이즈를 제거하여 디지탈 회로의 동작을 제어하는 시스템 클럭 신호를 발생하는, 상기 제 1 노이즈 제거 회로; 및

상기 분주기 회로의 앞단에 제공되는 제 2 노이즈 제거 회로로서, 파형이 정형된 클럭 펄스 신호로부터 노이즈를 제거하는, 상기 제 2 노이즈 제거 회로를 구비하는, 펄스 발생 회로.
클럭 신호 펄스를 발생하는 회로를 갖는 마이크로컴퓨터에 있어서,

상기 클럭 신호 펄스 발생 회로는:

발진기로부터의 출력 신호를 파형 정형함으로써 얻어진 클럭 펄스 신호를 주파수 분할하는 분주기 회로;

상기 분주기 회로에 대한 입력 또는 상기 분주기 회로의 출력을 선택하는 선택기 회로; 및

상기 선택기 회로의 출력측에 접속된 노이즈 제거 회로를 구비하는, 마이크로컴퓨터.
펄스 발생 회로를 갖는 마이크로컴퓨터에 있어서,

상기 펄스 발생 회로는:

발진기로부터의 출력 신호 파형을 정형함으로써 얻어진 클럭 펄스 신호를 주파수 분할하는 분주기 회로;

상기 분주기 회로의 하나 또는 다수의 주파수 분할된 출력 또는 상기 분주기 회로로의 입력을 선택하는 선택기 회로;

상기 선택기 회로로부터의 출력 신호가 입력되는 제 1 노이즈 제거 회로로서, 상기 신호로부터 노이즈를 제거하여 마이크로컴퓨터의 디지탈 회로의 동작을 제어하는 시스템 클럭 신호를 발생하는, 상기 제 1 노이즈 제거 회로; 및

상기 분주기 회로의 앞단에 제공되는 제 2 노이즈 제거 회로로서, 파형이 정형된 클럭 펄스 신호로부터 노이즈를 제거하는, 상기 제 2 노이즈 제거 회로를 구비하는, 마이크로컴퓨터.