JP4328319B2 - クロック供給回路 - Google Patents

Description

本発明は、クロック供給回路に関する。

マイクロコントローラ等のＬＳＩには、水晶振動子等を接続して、クロック信号を供給している。水晶振動子は、安価であり実装面積が小さい等のメリットがある反面、発振が安定するまでには一定の時間が必要である。また、ＬＳＩの内部に発振回路を内蔵することもある。この場合も同様に、発振が安定するまでには一定の時間が必要となる。

発振の安定時間は、振動子やＬＳＩの特性や、温度、電圧、ボード上の抵抗や負荷等に依存して決まる。この発振安定待ち時間は、マイクロコントローラ内部にカウンタを搭載し、そのカウンタによって、一定の時間を計測し、その間はＬＳＩに初期化信号を供給するか、もしくは、外部から発振安定待ち時間を十分包含したリセット信号を供給する等によって、ＬＳＩの動作を停止させている。発振が安定したとみなされた時点でリセット信号をネゲートにし、ＬＳＩが動作を開始する。

図３はクロック供給回路を含むＬＳＩの構成例を示す図であり、図４はその動作例を示すタイミングチャートである。

ＬＳＩ３００内の発振セル（発振回路）３０２に水晶振動子３０１を接続すると、発振信号Ｘが発振する。発振セル３０２は、トランジスタを有し、発振信号Ｘを入力し、クロック信号ＣＫＩＮを出力する。クロック信号ＣＫＩＮは、トランジスタの閾値電圧に応じて、発振信号Ｘをハイレベル又はローレベルの２値にした信号である。

２分周器３０３は、フリップフロップで構成され、クロック信号ＣＫＩＮを２分周してクロック信号ＤＩＶ２を出力する。クロック信号ＤＩＶ２の周波数は、クロック信号ＣＫＩＮの周波数の１／２である。２分周器３０３は、クロック信号ＤＩＶ２のデューティ比を５０％にするために設けられる。

発振安定待ちカウンタ３０６は、複数のＤ型フリップフロップで構成され、クロック信号ＤＩＶ２のパルス数をカウントし、所定値を超えたらカウント完了信号ＣＲＤＹをハイレベルにして出力する。電源電圧監視回路３０５は、電源投入による起動後の電源電圧の安定性を監視し、電源電圧が安定すると、リセット信号ＰＲＳＴをローレベルにして出力する。リセット信号ＥＲＳＴは、外部から供給される外部リセット信号である。

リセット生成回路３０７は、リセット信号ＰＲＳＴ，ＥＲＳＴ及びカウント完了信号ＣＲＤＹを入力し、システムリセット信号ＲＳＴ１及びクロックイネーブル信号ＣＬＫＥＮを出力する。クロックイネーブル信号ＣＬＫＥＮは、リセット信号ＰＲＳＴ及びＥＲＳＴがローレベルになり、かつカウント完了信号ＣＲＤＹがハイレベルになった後に、ハイレベルになる。

論理積（ＡＮＤ）回路３０４は、クロック信号ＤＩＶ２及びクロックイネーブル信号ＣＬＫＥＮの論理積信号をシステムクロック信号ＣＫ１として出力する。すなわち、クロックイネーブル信号ＣＬＫＥＮがローレベルのときには、システムクロック信号ＣＫ１はローレベルになる。クロックイネーブル信号ＣＬＫＥＮがハイレベルのときには、システムクロック信号ＣＫ１はクロック信号ＤＩＶ２と同じになる。クロックイネーブル信号ＣＬＫＥＮがハイレベルになり、システムクロックＣＫ１の供給が開始された後に、システムリセット信号ＲＳＴ１がハイレベルからローレベルになる。システムリセット信号ＲＳＴ１のローレベルは、システムクロック信号ＣＫ１が使用可能であることを示す。

電源の投入に応じて、電源電圧は上昇し、水晶振動子３０１は発振を開始する。このとき、発振信号Ｘは、最初は小さい振幅で発振を開始し、徐々に大きな安定した振幅となる。発振信号Ｘの振幅の大きな波形は正常な幅のパルスのクロック信号ＣＫＩＮとなるが、発振信号Ｘの振幅の小さな波形は短い幅のパルスのクロック信号ＣＫＩＮとなることがある。２分周器３０３は、クロック信号ＣＫＩＮを２分周してクロック信号ＤＩＶ２を出力する。このとき、クロック信号ＣＫＩＮのパルス幅が十分大きければ、クロック信号ＣＫＩＮのパルスの立ち上がりエッジにて、クロック信号ＤＩＶ２はトグルする。すなわち、クロック信号ＣＫＩＮの立ち上がりに同期して、クロック信号ＤＩＶ２はハイレベル及びローレベルの間で論理反転する。しかし、クロック信号ＣＫＩＮのパルス幅が短いと、２分周器３０３が動作不能になり、クロック信号ＤＩＶ２は不定となる可能性がある。

電源投入時、電源電圧監視回路３０５は、リセット信号ＰＲＳＴをアサート（ハイレベル）にする。発振安定待ちカウンタ３０６は、クロック信号ＤＩＶ２のパルス数をカウントし、所定値になるとカウント完了信号ＣＲＤＹをハイレベルにして出力する。なお、クロック信号ＤＩＶ２が不定となると、カウンタ３０６の出力信号ＣＲＤＹは必ずしも正確とならない。したがって、上記の所定値は十分長くする必要がある。

リセット信号ＰＲＳＴがアサート（ハイレベル）にされると、リセット生成回路１０７は、システムリセット信号ＲＳＴ１をアサート（ハイレベル）にする。カウント完了信号ＣＲＤＹがハイレベルになると、リセット生成回路３０７は、クロックイネーブル信号ＣＬＫＥＮをアサート（ハイレベル）にし、システムクロック信号ＣＫ１の供給を開始する。また、その後、リセット生成回路３０７は、システムリセット信号ＲＳＴ１をネゲート（ローレベル）にする。この電源投入から、システムリセット信号がネゲートになるまでの発振安定待ち時間４０１は、数ｍｓ〜数十ｍｓが必要となる。

また、下記の特許文献１には、ＰＬＬ型周波数逓倍回路が停止されクロック供給を停止しているクロック供給停止状態から復帰する際に、ＰＬＬ型周波数逓倍回路から出力される逓倍クロック信号が安定しているか否かを検出し、安定していることを検出したならば逓倍クロック信号をシステムクロック信号として集積回路へ送出するＰＬＬ出力安定検出回路を備えたクロック供給回路が記載されている。

特開２００１−３１３５４７号公報

発振安定待ち時間４０１は、最悪値を見越して決定する必要があり、ＬＳＩ３００の起動時間としては無視できない時間となっている。水晶振動子３０１を使用した場合は、数ｍｓ〜数十ｍｓを必要とする。したがって、電源を投入してからＬＳＩ３００が動作可能となるまでには、最低でも数ｍｓ〜数十ｍｓが必要となる。

マイクロコントローラ等のＬＳＩに搭載されるプログラムは、一般に起動直後に、ＲＡＭの初期化や低速なＲＯＭから高速なＲＡＭへのプログラムの展開等を行う。これらの初期化動作が完了した後、メインのプログラムが動作する。これらの初期化動作も電源投入時には必要となるため、メインのプログラムが動作開始できるまでには、さらに長い時間が必要となっている。

本発明の目的は、発振安定待ち時間が短いクロック信号を供給することができるクロック供給回路を提供することである。

本発明の一観点によれば、第１のクロック信号内でパルス幅が閾値よりも短いパルスを除去してパルス幅が閾値よりも長いパルスを通過させることにより第２のクロック信号を出力し、後段の分周器が動作不能なパルス幅の短いパルスを除去するフィルタと、第２のクロック信号を分周して第３のクロック信号を出力する分周器と、第１のクロック信号を基に第４のクロック信号を生成して出力するクロック出力部と、発振が安定するまでは第３のクロック信号を選択し、発振が安定してからは第４のクロック信号を選択して出力するセレクタとを有するクロック供給回路が提供される。

発振安定待ち時間が短いクロック信号を供給することができる。これにより、クロック信号を基に動作するＬＳＩ等は、初期化動作を早期に開始し、早期に終了させることができる。

図１は本発明の実施形態によるクロック供給回路を含むＬＳＩの構成例を示す図であり、図２はその動作例を示すタイミングチャートである。

ＬＳＩ１００内の発振セル（発振回路）１０２に水晶振動子１０１を接続すると、発振信号Ｘが発振する。発振セル１０２は、トランジスタを有し、発振信号Ｘを入力し、クロック信号ＣＫＩＮを出力する。クロック信号ＣＫＩＮは、トランジスタの閾値電圧に応じて、発振信号Ｘをハイレベル又はローレベルの２値にした信号である。

２分周器１０３は、Ｄ型フリップフロップで構成され、クロック信号ＣＫＩＮを２分周してクロック信号ＤＩＶ２を出力する。クロック信号ＤＩＶ２の周波数は、クロック信号ＣＫＩＮの周波数の１／２である。２分周器１０３は、クロック信号ＤＩＶ２のデューティ比を５０％にするために設けられる。２分周器１０３は、省略してもよい。その場合、クロック信号ＤＩＶ２は、クロック信号ＣＫＩＮと同じになる。また、２分周器１０３は、クロック信号ＣＫＩＮを入力する代わりに、クロック信号ＣＫＩＮＦを入力してもよい。

発振セル１０２の出力は、アナログフィルタ１１１に接続される。アナログフィルタ１１１は、クロック信号ＣＫＩＮ内でパルス幅が閾値よりも短いパルスを除去してパルス幅が閾値よりも長いパルスを通過させることによりクロック信号ＣＫＩＮＦを出力する。具体的には、アナログフィルタ１１１は、後段の分周器１１２及び発振安定待ちカウンタ１０６を構成するフリップフロップが動作不能なパルス幅の短いパルスを除去する。ここで、例えば、上記のフリップフロップが動作可能な最短パルス幅を１ｎｓとすると、アナログフィルタ１１１は、１ｎｓより短いパルス幅のパルスのみ除去する。

分周器１１２は、クロック信号ＣＫＩＮＦを分周して、分周クロック信号ＣＫ２を生成する。分周器１１２の分周比は、（ＬＳＩ１００の最高動作周波数）／（クロック信号ＣＫＩＮＦの最高周波数）から求める。分周器１１２は、それに必要な分周比で分周する。例えば、ＬＳＩ１００（例えば第１の内部回路１１４及び第２の内部回路１１５）の最高動作周波数が１００ＭＨｚであるとする。クロック信号ＣＫＩＮＦは、アナログフィルタ１１１によりパルス幅が１ｎｓより短いパルスが除去されている。したがって、クロック信号ＣＫＩＮＦの最短周期は、１ｎｓ×２＝２ｎｓのため、クロック信号ＣＫＩＮＦの最高周波数は５００ＭＨｚとなる。したがって、分周器１１２の分周比は、１００ＭＨｚ／５００ＭＨｚ＝１／５となり、分周器１１２は最低５分周すればよいことになる。その場合、分周クロック信号ＣＫ２は、１００ＭＨｚになる。好適な例の一つであるリップルキャリー型分周器の場合は、２ⁿの分周がえられるため、８分周が最も適した分周比となる。

なお、発振の初期時には、クロック信号ＣＫＩＮＦは、周期が不安定であり、高周波数になる。例えば、クロック信号ＣＫＩＮＦは、発振初期時には最高が約５００ＭＨｚになり、その後の発振安定時には２００ＭＨｚに安定する。

発振安定待ちカウンタ１０６は、複数のＤ型フリップフロップで構成され、クロック信号ＣＫＩＮＦのパルス数をカウントし、第１の所定値（例えば２⁴＝１６）を超えたら第１のカウント完了信号ＰＲＤＹをハイレベルにして出力し、第２の所定値（例えば２¹⁷＝１３１０７２）を超えたら第２のカウント完了信号ＣＲＤＹをハイレベルにして出力する。電源電圧監視回路１０５は、電源投入による起動後の電源電圧の安定性を監視し、電源電圧が安定すると、リセット信号ＰＲＳＴをローレベルにして出力する。リセット信号ＥＲＳＴは、外部から供給される外部リセット信号である。

リセット生成回路１０７は、リセット信号ＰＲＳＴ，ＥＲＳＴ及びカウント完了信号ＰＲＤＹ，ＣＲＤＹを入力し、システムリセット信号ＲＳＴ１、アーリーリセット信号ＲＳＴ２、クロックイネーブル信号ＣＬＫＥＮ及びクロックセレクト信号ＣＬＫＳＬを出力する。アーリーリセット信号ＲＳＴ２は、リセット信号ＰＲＳＴ及びＥＲＳＴがローレベルになり、かつ第１のカウント完了信号ＰＲＤＹがハイレベルになった後に、ハイレベルからローレベルになる。

クロックイネーブル信号ＣＬＫＥＮ及びクロックセレクト信号ＣＬＫＳＬは、リセット信号ＰＲＳＴ及びＥＲＳＴがローレベルになり、かつ第２のカウント完了信号ＣＲＤＹがハイレベルになった後に、ローレベルからハイレベルになる。

論理積（ＡＮＤ）回路１０４は、クロック信号ＤＩＶ２及びクロックイネーブル信号ＣＬＫＥＮの論理積信号をシステムクロック信号ＣＫ１として出力する。すなわち、クロックイネーブル信号ＣＬＫＥＮがローレベルのときには、システムクロック信号ＣＫ１はローレベルになる。クロックイネーブル信号ＣＬＫＥＮがハイレベルのときには、システムクロック信号ＣＫ１はクロック信号ＤＩＶ２と同じになる。クロックイネーブル信号ＣＬＫＥＮがハイレベルになり、システムクロックＣＫ１の供給が開始された後に、システムリセット信号ＲＳＴ１がハイレベルからローレベルになる。第１の内部回路１１４は、システムクロック信号ＣＫ１及びシステムリセット信号ＲＳＴ１を入力し、動作する。システムリセット信号（イネーブル信号）ＲＳＴ１のローレベルは、システムクロック信号ＣＫ１が使用可能であることを示す。

セレクタ１１３は、クロックセレクト信号ＣＬＫＳＬに応じて、システムクロック信号ＣＫ１又は分周クロック信号ＣＫ２を選択してクロック信号ＣＫ３として出力する。クロックセレクト信号ＣＬＫＳＬがローレベルのときには、分周クロック信号ＣＫ２がクロック信号ＣＫ３として出力される。クロックセレクト信号ＣＬＫＳＬがハイレベルのときには、システムクロック信号ＣＫ１がクロック信号ＣＫ３として出力される。すなわち、セレクタ１１３は、発振が安定するまでは分周クロック信号ＣＫ２を選択し、発振が安定してからはシステムクロック信号ＣＫ１を選択する。セレクタ１１３は、カウンタのカウント値が第１のカウント値に達するまでは分周クロック信号ＣＫ２を選択して出力し、第１のカウント値に達した後はシステムクロック信号ＣＫ１を選択して出力する。第２の内部回路１１５は、クロック信号ＣＫ３及びアーリーリセット信号ＲＳＴ２を入力し、動作する。アーリーリセット信号（イネーブル信号）ＲＳＴ２のローレベルは、クロック信号ＣＫ３（分周クロック信号ＣＫ２）が使用可能であることを示す。

電源の投入に応じて、水晶振動子１０１は発振を開始する。このとき、発振信号Ｘは最初は小さい振幅で発振を開始し、徐々に大きな安定した振幅となる。発振信号Ｘの振幅の大きな波形は正常な幅のパルスのクロック信号ＣＫＩＮとなるが、発振信号Ｘの振幅の小さな波形は短い幅のパルスのクロック信号ＣＫＩＮとなることがある。アナログフィルタ１１１は、この短いパルス幅のパルスを除去し、クロック信号ＣＫＩＮＦを生成する。

分周器１１２は、クロック信号ＣＫＩＮＦを例えば８分周して分周クロック信号ＣＫ２を生成する。これにより、分周クロック信号ＣＫ２は、周期が一定ではないが、ＬＳＩ１００の動作には十分長い周期のパルスとなる。ＬＳＩ１００のシステムの動作に先立って、必要な初期化動作等は、この分周クロック信号ＣＫ２で動作する。

電源投入時は、電源電圧監視回路１０５がリセット信号ＰＲＳＴをアサート（ハイレベル）にする。これにより、リセット生成回路１０７は、システムリセット信号ＲＳＴ１及びアーリーリセット信号ＲＳＴ２をアサート（ハイレベル）にする。リセット信号ＰＲＳＴがネゲート（ローレベル）にされると、アーリーリセット信号ＲＳＴ２もネゲート（ローレベル）にされる。

発振安定待ちカウンタ１０６は、クロック信号ＣＫＩＮＦのパルス数をカウントし、第１の所定値になると第１のカウント完了信号ＰＲＤＹを出力し、第２の所定値になると第２のカウント完了信号ＣＲＤＹを出力する。第１のカウント完了信号ＰＲＤＹの発生により、リセット生成回路１０７はアーリーリセット信号ＲＳＴ２をネゲート（ローレベル）にする。また、第２のカウント完了信号ＣＲＤＹの発生により、リセット生成回路１０７はクロックイネーブル信号ＣＬＫＥＮをアサート（ハイレベル）にし、システムクロック信号ＣＫ１の供給を開始する。また、セレクタ１１３は、クロックセレクト信号ＣＬＫＳＬがハイレベルになると、システムクロック信号ＣＫ１を選択して出力する。その後、リセット生成回路１０７は、システムリセット信号ＲＳＴ１をネゲート（ローレベル）にする。

上記のように、発振初期時には、クロック信号ＣＫＩＮのパルス幅が短くなることがある。本実施形態では、アナログフィルタ１１１によりパルス幅が短いパルスを除去するので、クロック信号ＣＫＩＮＦはパルス幅が十分に長いパルスとなる。これにより、分周器１１２及び発振安定待ちカウンタ１０６が動作不能となることを防止し、安定した分周クロック信号ＣＫ２及びカウント完了信号ＰＲＤＹ，ＣＲＤＹを生成することができる。安定したクロック信号ＤＩＶ２を生成することができ、かつカウント完了信号ＲＲＤＹ，ＣＲＤＹも正確となるので、カウンタ１０６がカウントする第１及び第２の所定値を必要以上に長くする必要がない。そのため、リセット信号ＲＳＴ１及びＲＳＴ２を早期にネゲート（ローレベル）にすることができ、早期にクロック信号ＣＫ１及びＣＫ２を使用可能にすることができる。

アーリーリセット信号ＲＳＴ２がローレベルであり、かつシステムリセット信号ＲＳＴ１がハイレベルである期間は、発振初期期間であり、第２の内部回路１１５は、分周クロック信号ＣＫ２をクロック信号ＣＫ３として使用する。この時、クロック信号ＣＫＩＮＦは高周波数（例えば５００ＭＨｚ）である。分周器１１２の分周比が１／５である場合には、クロック信号ＣＫ２及びＣＫ３は１００ＭＨｚとなる。第２の内部回路１１５は、１００ＭＨｚのクロック信号ＣＫ３を使用することができる。

ＬＳＩ１００がマイクロコントローラ等の場合、ＬＳＩ１００に搭載されるプログラムは、起動直後に、ＲＡＭの初期化や低速なＲＯＭから高速なＲＡＭへのプログラムの展開等を行う。第２の内部回路１１５は、これらの初期化動作を上記の発振初期期間に行うことができ、その後にメインのプログラムを動作させることができる。これにより、第２の内部回路１１５は、初期化動作を早期に開始し、早期に終了させることができる。

発振初期期間後のシステムリセット信号ＲＳＴ１がローレベルである期間は、発振安定期間であり、第２の内部回路１１５は、システムクロック信号ＣＫ１をクロック信号ＣＫ３として使用する。この時、クロック信号ＣＫＩＮＦは低周波数（例えば２００ＭＨｚ）である。２分周器１０３の分周比が１／２であるので、クロック信号ＣＫ１及びＣＫ３は１００ＭＨｚとなる。第２の内部回路１１５は、１００ＭＨｚのクロック信号ＣＫ３を使用し、例えばメインのプログラム処理を行うことができる。

図４の場合、電源投入からシステムリセット信号ＲＳＴ１がローレベルになるまでの発振安定待ち時間４０１は、長時間（数ｍｓ〜数十ｍｓ）を必要とする。

本実施形態では、早期の処理を必要としない第１の内部回路１１４はシステムクロック信号ＲＳＴ１及びシステムリセット信号ＲＳＴ１を使用し、早期の処理を必要とする第２の内部回路１１５はクロック信号ＣＫ３及びアーリーリセット信号ＲＳＴ２を使用する。第１の内部回路１１４は、電源投入からシステムリセット信号ＲＳＴ１がローレベルになるまでの期間２０１経過後に、システムクロック信号ＣＫ１を使用することができる。

第２の内部回路１１５は、電源投入からアーリーリセット信号ＲＳＴ２がローレベルになるまでの短期間２０２経過後に、クロック信号ＣＫ３を使用することができる。本実施形態によれば、発振安定待ち時間２０２が短いクロック信号ＣＫ３（ＣＫ２）を供給することができる。クロック信号ＣＫ３（ＣＫ２）は、クロック信号ＣＫ１よりも早く使用可能になる。クロック信号ＣＫ３は、発振初期期間では分周クロック信号ＣＫ２を使用し、発振安定期間ではシステムクロック信号ＣＫ１を使用する。分周器１０３の分周比は１／２であり、分周器１１２の分周比は１／５又は１／８である。分周器１１２の分周比は、分周器１０３の分周比よりも小さいので、システムクロック信号ＣＫ１の方が分周クロック信号ＣＫ２よりも周波数が高い。

以上のように、本実施形態によれば、アナログフィルタ１１１を挿入し、幅の短いパルスを除去した成形クロック信号ＣＫＩＮＦを生成し、この成形クロック信号ＣＫＩＮＦを分周するため、１個又は複数のフリップフロップで構成される分周器１１２を設ける。分周器１１２が出力するクロック信号ＣＫ２を第２の内部回路１１５に供給し、動作させる。

アナログフィルタ１１１は、分周器１１２を構成するフリップフロップが動作可能な幅以上のパルスのみ通過させる。これにより、分周器１１２のフリップフロップは、正しく動作する。

分周器１１２は、第２の内部回路１１５が動作可能な最高周波数以下の周波数となるように、成形クロック信号ＣＫＩＮＦを分周する。分周器１１２に必要な分周比は、（第２の内部回路１１５が動作可能な最高周波数）／（成形クロック信号ＣＫＩＮＦの最高周波数）となる。ここで、成形クロック信号ＣＫＩＮＦの最短周期は、アナログフィルタ１１１を通過可能なパルス幅の２倍となるため、成形クロック信号ＣＫＩＮＦの最高周波数は、１／（アナログフィルタ１１１を通過可能な最短パルス幅×２）となる。アナログフィルタ１１を通過可能な最短パルスを１ｎｓとすると、クロック信号ＣＫＩＮＦの最高周波数は５００ＭＨｚである。

本実施形態では、クロック発振の安定を予測するために、カウンタ１０６を設けている。カウンタ１０６がある一定の値になったところで、クロック発振が安定したとみなす。発振が安定していない間は、分周器１１２が出力するクロック信号ＣＫ２を第２の内部回路１１５に供給し、発振安定後は、分周器１１２を通過しないクロック信号ＣＫ１を第２の内部回路１１５に供給する。

発振が安定していない間に動作するのはＬＳＩ１００内の全ての機能である必要はなく、たとえば、低速メモリから高速メモリへの転送や、メモリの初期化等を行う第２の内部回路１１５のみ動作していればよい。このため、それらの動作に必要な第２の内部回路１１５のみに、分周器１１２が出力するクロック信号ＣＫ２を供給可能とする。また、同時に、分周器１１２が出力するクロック信号１１２が供給される第２の内部回路１１５と、それ以外の第１の内部回路１１４とは、異なるリセット信号（初期化信号）ＲＳＴ２及びＲＳＴ１を使用する。第１の内部回路１１４は、発振が安定した後に、リセット信号ＲＳＴ１がネゲート（ローレベル）にされる。

以上のように、本実施形態によれば、クロックの発振が安定する前でも、安全に動作可能なクロック信号ＣＫ２を生成することが可能となり、クロックの周期に依存しない動作を予め実行することにより、システムの起動時間を大幅に削減することができる。また、外部又は内部から供給されるクロック信号の発振安定待ち時間の有効利用が可能となる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
第１のクロック信号内でパルス幅が閾値よりも短いパルスを除去してパルス幅が閾値よりも長いパルスを通過させることにより第２のクロック信号を出力するフィルタと、
前記第２のクロック信号を分周して第３のクロック信号を出力する分周器と
を有するクロック供給回路。
（付記２）
前記分周器は、一又は複数のフリップフロップにより構成される付記１記載のクロック供給回路。
（付記３）
さらに、第１のクロック信号を生成して前記フィルタに出力するための発振回路を有する付記１記載のクロック供給回路。
（付記４）
前記フィルタは、前記分周器が動作不能なパルス幅のパルスを除去する付記１記載のクロック供給回路。
（付記５）
さらに、前記第１のクロック信号を第４のクロック信号として又は前記第１のクロック信号を基に第４のクロック信号を生成して出力するクロック出力部を有し、
前記第４のクロック信号の周波数は、前記第３のクロック信号の周波数よりも高周波数である付記１記載のクロック供給回路。
（付記６）
さらに、前記第３のクロック信号又は前記第４のクロック信号を選択して出力するセレクタを有する付記５記載のクロック供給回路。
（付記７）
前記セレクタは、カウンタのカウント値が第１のカウント値に達するまでは前記第３のクロック信号を選択して出力し、前記第１のカウント値に達した後は前記第４のクロック信号を選択して出力する付記６記載のクロック供給回路。
（付記８）
さらに、前記第３のクロック信号が使用可能であることを示す第１のイネーブル信号及び前記第４のクロック信号が使用可能であることを示す第２のイネーブル信号を生成するイネーブル信号生成回路を有し、
前記第３のクロック信号は、前記第４のクロック信号よりも早く使用可能になる付記５記載のクロック供給回路。
（付記９）
さらに、起動後の電源電圧の安定性を監視する電源電圧監視回路を有し、
前記イネーブル信号生成回路は、前記電源電圧が安定した後に、前記第３及び第４のクロック信号が使用可能であることを示す前記第１及び第２のイネーブル信号を生成する付記８記載のクロック供給回路。
（付記１０）
前記セレクタが出力するクロック信号及び前記第１のイネーブル信号は第１の回路に供給され、前記第４のクロック信号及び前記第２のイネーブル信号は第２の回路に供給される付記８記載のクロック供給回路。
（付記１１）
第１のクロック信号内でパルス幅が閾値よりも短いパルスを除去してパルス幅が閾値よりも長いパルスを通過させることにより第２のクロック信号を出力するフィルタリングステップと、
前記第２のクロック信号を分周して第３のクロック信号を出力する分周ステップと
を有するクロック供給方法。
（付記１２）
前記分周ステップは、一又は複数のフリップフロップにより分周する付記１１記載のクロック供給方法。
（付記１３）
さらに、第１のクロック信号を生成する発振ステップを有する付記１１記載のクロック供給方法。
（付記１４）
前記フィルタリングステップは、前記フリップフロップが動作不能なパルス幅のパルスを除去する付記１２記載のクロック供給方法。
（付記１５）
さらに、前記第１のクロック信号を第４のクロック信号として又は前記第１のクロック信号を基に第４のクロック信号を生成して出力するクロック出力ステップを有し、
前記第４のクロック信号の周波数は、前記第３のクロック信号の周波数よりも高周波数である付記１１記載のクロック供給方法。
（付記１６）
さらに、前記第３のクロック信号又は前記第４のクロック信号を選択して出力する選択ステップを有する付記１５記載のクロック供給方法。
（付記１７）
前記選択ステップは、カウンタのカウント値が第１のカウント値に達するまでは前記第３のクロック信号を選択して出力し、前記第１のカウント値に達した後は前記第４のクロック信号を選択して出力する付記１６記載のクロック供給方法。
（付記１８）
さらに、前記第３のクロック信号が使用可能であることを示す第１のイネーブル信号及び前記第４のクロック信号が使用可能であることを示す第２のイネーブル信号を生成するイネーブル信号生成ステップを有し、
前記第３のクロック信号は、前記第４のクロック信号よりも早く使用可能になる付記１５記載のクロック供給方法。
（付記１９）
前記イネーブル信号生成ステップは、起動後の電源電圧が安定した後に、前記第３及び第４のクロック信号が使用可能であることを示す前記第１及び第２のイネーブル信号を生成する付記１８記載のクロック供給方法。
（付記２０）
前記選択ステップで選択して出力するクロック信号及び前記第１のイネーブル信号は第１の回路に供給され、前記第４のクロック信号及び前記第２のイネーブル信号は第２の回路に供給される付記１８記載のクロック供給方法。

本発明の実施形態によるクロック供給回路を含むＬＳＩの構成例を示す図である。 図１のＬＳＩの動作例を示すタイミングチャートである。 クロック供給回路を含むＬＳＩの構成例を示す図である。 図３のＬＳＩの動作例を示すタイミングチャートである。

符号の説明

１００ ＬＳＩ
１０１ 水晶振動子
１０２ 発振セル
１０３ 分周器
１０４ 論理積回路
１０５ 電源電圧監視回路
１０６ カウンタ
１０７ リセット生成回路
１１１ アナログフィルタ
１１２ 分周器
１１３ セレクタ
１１４ 第１の内部回路
１１５ 第２の内部回路

Claims (8)

1. 第１のクロック信号内でパルス幅が閾値よりも短いパルスを除去してパルス幅が閾値よりも長いパルスを通過させることにより第２のクロック信号を出力し、後段の分周器が動作不能なパルス幅の短いパルスを除去するフィルタと、
   前記第２のクロック信号を分周して第３のクロック信号を出力する分周器と、
   前記第１のクロック信号を基に第４のクロック信号を生成して出力するクロック出力部と、
   発振が安定するまでは前記第３のクロック信号を選択し、発振が安定してからは前記第４のクロック信号を選択して出力するセレクタと
   を有するクロック供給回路。
2. 前記分周器は、一又は複数のフリップフロップにより構成される請求項１記載のクロック供給回路。
3. さらに、第１のクロック信号を生成して前記フィルタに出力するための発振回路を有する請求項１記載のクロック供給回路。
4. 前記フィルタは、前記分周器が動作不能なパルス幅のパルスを除去する請求項１記載のクロック供給回路。
5. 前記第４のクロック信号の周波数は、前記第３のクロック信号の周波数よりも高周波数である請求項１記載のクロック供給回路。
6. 前記セレクタは、カウンタのカウント値が第１のカウント値に達するまでは前記第３のクロック信号を選択して出力し、前記第１のカウント値に達した後は前記第４のクロック信号を選択して出力する請求項１記載のクロック供給回路。
7. さらに、前記第３のクロック信号が使用可能であることを示す第１のイネーブル信号及び前記第４のクロック信号が使用可能であることを示す第２のイネーブル信号を生成するイネーブル信号生成回路を有し、
   前記第３のクロック信号は、前記第４のクロック信号よりも早く使用可能になる請求項１記載のクロック供給回路。
8. さらに、起動後の電源電圧の安定性を監視する電源電圧監視回路を有し、
   前記イネーブル信号生成回路は、前記電源電圧が安定した後に、前記第３及び第４のクロック信号が使用可能であることを示す前記第１及び第２のイネーブル信号を生成する請求項７記載のクロック供給回路。

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