JP2008310425A - 集積回路装置、電子機器 - Google Patents

Abstract

【課題】原振クロックと非同期に動作するカウント回路やクロック分周回路を内蔵することにより、消費電力のより小さい集積回路装置を提供すること。
【解決手段】本集積回路装置１００は、発振回路３０が出力する原振クロック３２を内部回路４０に供給するタイミングを制御するクロック供給制御回路１０を含む。クロック供給制御回路１０は、カウント回路１１０が原振クロック３２のクロックパルスを所定の数だけカウントするまで内部回路４０への原振クロック３２の供給を停止するように制御する。カウント回路１１０は、原振クロック３２と非同期にカウント動作を行う。また、集積回路装置１００は、クロック供給制御回路１０が出力するクロック１２を分周した分周クロック２２を内部回路４０に供給する分周クロック供給回路２０を含んでもよい。クロック分周回路２１０は、原振クロック３２と非同期に分周クロック２２を生成する。
【選択図】図１

Description

本発明は、集積回路装置、電子機器に関する。

ＣＰＵ及びＲＡＭ、通信制御回路、その他の周辺回路を内蔵したマイクロコンピュータが、電池駆動の種々の携帯機器に組み込まれている。このような携帯機器ではできる限り長時間の連続使用を可能とするために、特に低消費電力化が要求される。一般的に、マイクロコンピュータ等の集積回路装置ではＣＰＵ等の高速動作が必要な回路と低速動作でよいその他の周辺回路が含まれている。そのため、最も周波数の高いクロックをすべての回路に共通して供給する必要はなく、クロック分周回路を内蔵して各回路に対してそれぞれ必要最低限の周波数のクロックを供給することにより消費電力を削減することが行われている。また、例えば、電源投入時等にクロック発振が安定するまでマイクロコンピュータ内部へのクロックの供給を停止するための発振安定待ち回路（カウント回路）を内蔵している場合もある。
特開２００３−２５６０６８号公報

しかし、従来、カウント回路やクロック分周回路自体は高速の原振クロックで動作する同期回路であるため、これらの回路で消費される電力が大きいという問題があった。

本発明は、以上のような問題点に鑑みてなされたものであり、原振クロックと非同期に動作するカウント回路やクロック分周回路を内蔵することにより、消費電力のより小さい集積回路装置を提供することを目的とする。

（１）本発明の集積回路装置は、
所与の発振回路が出力する原振クロックに基づいて動作する集積回路装置であって、
前記原振クロックを前記集積回路装置の内部回路に供給するタイミングを制御するクロック供給制御回路を含み、
前記クロック供給制御回路は、
前記原振クロックのクロックパルスを所定の数だけカウントするカウント回路を含み、前記カウント回路が前記所定の数をカウントするまで前記集積回路装置の内部回路への前記原振クロックの供給を停止するように制御し、
前記カウント回路は、
前記原振クロックと非同期にカウント動作を行うことを特徴とする。

発振回路は、集積回路装置の内部にあってもよいし、外部にあってもよい。

カウント回路は、例えば、リセット信号が解除されてから、原振クロックのクロックパルスを所定の数だけカウントするように動作してもよい。また、例えば、集積回路装置の内部レジスタの設定によって、カウント回路の動作がイネーブル状態になった時から原振クロックのクロックパルスを所定の数だけカウントするように動作してもよい。

カウント回路は、原振クロックと非同期にカウント動作を行えばよく、カウント動作に関係ない動作については原振クロックと同期していてもよい。

本発明によれば、カウント回路は、原振クロックに完全同期のカウンタとしては構成されず、原振クロックと非同期に動作する。従って、カウント回路は原振クロックの周波数で動作する必要はないので、例えば、発振安定待ち時間のカウント時における消費電力を大幅に削減することができる。

（２）本発明の集積回路装置は、
前記クロック供給制御回路は、
前記カウント回路が前記所定の数をカウントした後は、前記カウント回路のカウント動作を停止するように制御することを特徴とする。

本発明によれば、カウント回路によるカウント終了後はカウント回路の動作が停止する。例えば、電源投入時の発振安定待ち時間のカウント時のクロック供給のみを停止するような場合、当該カウント終了後はカウント回路がカウント動作を行う必要がない。従って、本発明によれば、カウント終了後における消費電力を削減することができる。

（３）本発明の集積回路装置は、
前記クロック供給制御回路は、
所定の条件に基づいて、前記カウント回路がカウントする前記所定の数を可変に制御することを特徴とする。

所定の条件は、例えば、集積回路装置の外部端子から入力される制御信号によって与えられてもよいし、集積回路装置の内部レジスタに設定された値や内部レジスタの設定値をデコードして生成された制御信号によって与えられる場合であってもよい。

本発明によれば、例えば、クロックの周波数や発振回路の特性に応じて発振安定待ち時間が最短となるようにカウント数を可変に設定することができる。従って、電源投入後できる限り早く安定したクロックを内部回路に供給することができる。

（４）本発明の集積回路装置は、
前記カウント回路は、
直列に接続された複数のフリップフロップを含み、初段のフリップフロップのクロック入力に前記原振クロックが供給されるリップルキャリー型の非同期カウンタとして構成されることを特徴とする。

カウント回路に含まれるフリップフロップは、Ｄフリップフロップ、ＪＫフリップフロップ、Ｔフリップフロップ、ＲＳフリップフロップなどの様々なタイプのフリップフロップであってもよい。また、カウント回路に含まれるフリップフロップは、クロック入力の立ち上がりエッジで動作してもよいし、立ち下がりエッジで動作してもよい。

カウント終了検出回路は、例えば、カウント終了を検出したらＨレベル出力を保持するように構成してもよいし、Ｌレベル出力を保持するように構成してもよい。

本発明によれば、カウント回路はリップルキャリー型の非同期カウンタとして構成されるため、後段のフリップフロップに供給されるクロックほど周波数が低くなる。そのため、非同期カウンタとして直列接続されるフリップフロップの数に関係なく、原振クロックの１クロック毎にクロックが供給されるフリップフロップの数は平均約２個になる。従って、カウント回路を同期回路として構成した場合と比較して、カウント動作時における消費電力を大幅に削減することができる。

また、本発明によれば、リップルキャリー型の非同期カウンタを構成する初段のフリップフロップのクロック入力にのみ原振クロックが供給される。従って、発振回路が安定発振するまでに出力する不安定な原振クロックの影響を受けるのは初段のフリップフロップのみで済む。

（５）本発明の集積回路装置は、
前記クロック供給制御回路は、
前記カウント回路が前記所定の数をカウントしたことを検出してカウント終了検出信号を出力するカウント終了検出回路と、
前記カウント終了検出回路が前記カウント終了検出信号を出力するまで、前記内部回路への前記原振クロックの供給を停止するクロック出力マスク回路と、を含むことを特徴とする。

クロック出力マスク回路は、例えば、カウント終了が検出されるまではＬレベルを出力するＡＮＤ回路として構成してもよいし、カウント終了が検出されるまではＨレベルを出力するＯＲ回路として構成してもよい。

（６）本発明の集積回路装置は、
前記クロック供給制御回路は、
前記カウント終了検出回路が前記カウント終了検出信号を出力した後は、前記カウント回路の初段のフリップフロップの前記クロック入力への前記原振クロックの供給を停止するクロック入力マスク回路を含むことを特徴とする。

クロック入力マスク回路は、例えば、クロック停止時にはＬレベルを出力するＡＮＤ回路として構成してもよいし、クロック停止時にはＨレベルを出力するＯＲ回路として構成してもよい。

本発明によれば、カウント終了後は、リップルキャリー型非同期カウンタの初段のフリップフロップのクロック入力が停止される。従って、非同期カウンタによるカウント終了後における消費電力を大幅に削減することができる。

（７）本発明の集積回路装置は、
前記カウント回路は、
少なくとも１つのフリップフロップのクロック入力に、当該フリップフロップの前段に接続されたフリップフロップの出力又は前記原振クロックのいずれかを、所定の選択信号に基づいて選択的に供給する少なくとも１つのセレクタを含むことを特徴とする。

所定の選択信号は、集積回路装置の外部端子から入力される信号であってもよいし、集積回路装置の内部レジスタの出力や内部レジスタの出力をデコードして生成された信号であってもよい。

本発明によれば、リップルキャリー型非同期カウンタを構成する少なくとも１つのフリップフロップのクロック入力には選択的に原振クロックが供給される。そのため、当該フリップフロップのクロック入力を切り替えることにより、リップルキャリー型非同期カウンタとして動作するフリップフロップの数を可変にすることができる。すなわち、非同期カウンタがカウントするカウント数を可変にすることができる。

また、リップルキャリー型非同期カウンタを構成するすべてのフリップフロップのクロック入力に選択的に原振クロックが供給されるような構成としてもよい。このような構成とすることにより、より適切なカウント数を選択することが可能となる。

本発明によれば、例えば、クロックの周波数や発振回路の特性に応じて発振安定待ち時間が最短となるようにカウント数を可変に設定することができる。従って、電源投入後できる限り早く安定したクロックを内部回路に供給することができる。

（８）本発明の集積回路装置は、
前記クロック供給制御回路は、
前記原振クロックを遅延させて前記クロック出力マスク回路に供給するクロック遅延回路を含むことを特徴とする。

本発明によれば、非同期カウンタのカウント動作に伴って生じる原振クロックとカウント終了検出信号との位相差を吸収し、クロック供給開始時にクロック出力マスク回路の出力に短いクロックパルスが発生することを防止することができる。従って、短いクロックパルスによる内部回路の誤動作を防止することができる。

（９）本発明の集積回路装置は、
前記クロック供給制御回路が出力するクロックを分周した分周クロックを前記集積回路装置の内部回路に供給する分周クロック供給回路を含み、
前記分周クロック供給回路は、
前記原振クロックと非同期に分周クロックを生成するクロック分周回路を含むことを特徴とする。

分周クロック供給回路は、集積回路装置の各内部回路にそれぞれ異なる分周比の分周クロックを供給するようにしてもよい。

本発明によれば、クロック分周回路は原振クロックと非同期に分周クロックを生成するので、クロック分周回路を同期回路として構成した場合と比較して消費電力を大幅に削減することができる。

（１０）本発明の集積回路装置は、
前記分周クロック供給回路は、
所定の条件に基づいて、前記内部回路に供給する分周クロックの分周比を可変に制御することを特徴とする。

所定の条件は、例えば、集積回路装置の外部端子から入力される制御信号によって与えられてもよいし、集積回路装置の内部レジスタに設定された値や内部レジスタの設定値をデコードして生成された制御信号によって与えられる場合であってもよい。

本発明によれば、内部回路の動作速度に応じて分周比を変更することにより適切な周波数の分周クロックを供給することができる。従って、内部回路における消費電力を必要最小限にすることができる。

（１１）本発明の集積回路装置は、
前記クロック分周回路は、
直列に接続された複数のフリップフロップを含み、初段のフリップフロップのクロック入力に前記クロック供給制御回路が出力するクロックが供給されるリップルキャリー型の非同期回路として構成されることを特徴とする。

クロック分周回路に含まれるフリップフロップは、Ｄフリップフロップ、ＪＫフリップフロップ、Ｔフリップフロップ、ＲＳフリップフロップなどの様々なタイプのフリップフロップであってもよい。また、クロック分周回路に含まれるフリップフロップは、クロック入力の立ち上がりエッジで動作してもよいし、立ち下がりエッジで動作してもよい。

本発明によれば、クロック分周回路はリップルキャリー型の非同期回路として構成されるため、後段のフリップフロップに供給されるクロックほど周波数が低くなる。そのため、直列接続されるフリップフロップの数に関係なく、原振クロックの１クロック毎にクロックが供給されるフリップフロップの数は平均約２個になる。従って、クロック分周回路を同期回路として構成した場合と比較して、分周動作時における消費電力を大幅に削減することができる。

（１２）本発明の集積回路装置は、
前記分周クロック供給回路は、
所定の選択信号に基づいて、前記クロック分周回路に含まれる少なくとも２つのフリップフロップの出力のいずれかを選択して前記内部回路に供給する分周クロック選択回路を含むことを特徴とする。

所定の選択信号は、集積回路装置の外部端子から入力される信号であってもよいし、集積回路装置の内部レジスタの出力や内部レジスタの出力をデコードして生成された信号であってもよい。

本発明によれば、内部回路に供給する分周クロックの分周比を可変にすることができる。さらに、分周クロック選択回路は、クロック分周回路を構成する任意のフリップフロップの出力を選択して分周クロックとして内部回路に供給可能な構成としてもよい。このような構成とすることにより、より適切な分周比の分周クロックを内部回路に供給することが可能となるので、必要最小限の消費電力にすることができる。

（１３）本発明の集積回路装置は、
上記のいずれかに記載の集積回路装置と、
入力情報を受け付ける手段と、
入力情報に基づき前記集積回路装置により処理された結果を出力するための手段とを含むことを特徴とする電子機器である。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．集積回路装置
図１は、本実施の形態の集積回路装置の機能ブロック図である。

集積回路装置１００は、クロック供給制御回路１０を含む。クロック供給制御回路１０は、発振回路３０が出力する原振クロック３２を内部回路４０に供給するタイミングを制御する。

クロック供給制御回路１０は、カウント回路１１０を含む。カウント回路１１０は、原振クロック３２のクロックパルスを所定の数だけカウントする。クロック供給制御回路１０は、カウント回路１１０が所定の数をカウントするまで内部回路４０への原振クロック３２の供給を停止するように制御する。すなわち、クロック供給制御回路１０は、カウント回路１１０が所定の数をカウントするまで出力１２に原振クロック３２が伝播しないように制御する。カウント回路１１０は、原振クロック３２と非同期にカウント動作を行う。

発振回路３０は、例えば、集積回路装置１０の電源投入直後から原振クロック３２の出力を開始する。発振回路３０は、集積回路装置１００の内部にあってもよいし、外部にあってもよい。

電源投入時にリセット信号１６が発生するように構成されている場合、カウント回路１１０はリセット信号１６が解除されてから原振クロック３２のクロックパルスを所定の数だけカウントするようにしてもよい。こうすることにより、カウント回路１１０が、発振回路３０が発振動作を開始してから原振クロック３２を安定出力するまでの時間に相当するパルス数をカウントするようにすれば、原振クロック３２が安定するまで内部回路４０への供給を停止することができる。従って、集積回路装置１０は、不安定なクロックが供給されることによる内部回路４０の誤動作を確実に防止することができる。

クロック供給制御回路１０は、カウント回路１１０が所定の数をカウントした後は、カウント回路１１０のカウント動作を停止するように制御してもよい。

また、クロック供給制御回路１０は、設定値１４（所定の条件の一例）に基づいて、カウント回路１１０がカウントする所定の数を可変に制御するようにしてもよい。設定値１４は、集積回路装置１００の外部端子から入力される制御信号であってもよいし、集積回路装置１００の内部レジスタ（図示せず）に設定された値や内部レジスタの設定値をデコードして生成された制御信号であってもよい。

集積回路装置１００は、分周クロック供給回路２０を含んでもよい。分周クロック供給回路２０は、クロック供給制御回路１０が出力するクロック１２を分周した分周クロック２２を生成し、内部回路４０に供給する。分周クロック供給回路２０は、クロック分周回路２１０を含む。クロック分周回路２１０は、クロック供給制御回路１０が出力するクロック１２（原振クロック３２）と非同期に分周クロック２２を生成する。分周クロック供給回路２０は、設定値２４（所定の条件の一例）に基づいて、内部回路４０に供給する分周クロック２２の分周比を可変に制御するようにしてもよい。

内部回路４０は、Ｎ個のブロック１〜Ｎ（４０−１〜Ｎ）に分割されており、各ブロック１〜Ｎ（４０−１〜Ｎ）に供給されるクロックは、クロック供給制御回路１０が出力するクロック１２（原振クロック３２）又は分周クロック２２のいずれであってもよい。また、分周クロック供給回路２０が分周比の異なる複数の分周クロック２２を出力し、各ブロック１〜Ｎ（４０−１〜Ｎ）に供給するようにしてもよい。

集積回路装置１００は、クロック供給制御回路１０や分周クロック供給回路２０を複数含んでいてもよい。

図２は、本実施の形態の集積回路装置に含まれるクロック供給制御回路の第１の構成例を説明するための図である。

クロック供給制御回路１０は、カウント回路１１０を含む。カウント回路１１０は、直列に接続されたｎ個のフリップフロップ１１０−１〜ｎを含み、初段のフリップフロップ１１０−１のクロック入力に原振クロック３２が供給されるリップルキャリー型の非同期カウンタとして構成されている。ｎ個のフリップフロップ１１０−１〜ｎは、例えば、正転出力端子（Ｑ）及び反転出力端子（ＸＱ）を有するローアクティブのセット入力端子付きのＤフリップフロップであって、クロック入力の立ち上がりエッジで動作する。

ここで、初段のフリップフロップ１１０−１のクロック入力端子には２入力ＡＮＤ素子１４０の出力１４２が接続されている。また、ｋ（ｋは１〜ｎ−１のいずれか）段目のフリップフロップ１１０−ｋのＱ出力がｋ＋１段目のフリップフロップ１１０−（ｋ＋１）のクロック入力端子に接続され、ｋ段目のフリップフロップ１１０−ｋのＸＱ出力がｋ段目のフリップフロップ１１０−ｋのデータ入力端子（Ｄ）に接続されている。さらに、ｎ個のフリップフロップ１１０−１〜ｎのセット入力端子には、２入力ＡＮＤ素子１５０の出力１５２が共通接続されている。最終段（ｎ段目）のフリップフロップ１１０−ｎのＱ出力１１２がカウント回路１１０の出力となる。

従って、カウント回路１１０は、原振クロック３２のクロックパルスを２^ｎ回カウントする毎に、最終段のフリップフロップ１１０−ｎのＱ出力１１２がＬレベルからＨレベルに立ち上がるように動作する。

フリップフロップ１２０は、カウント回路１１０が所定の数をカウントしたことを検出してカウント終了検出信号を出力するカウント終了検出回路として機能する。フリップフロップ１２０は、例えば、正転出力端子（Ｑ）及び反転出力端子（ＸＱ）を有するローアクティブのリセット入力端子付きのＤフリップフロップであって、クロック入力の立ち上がりエッジで動作する。

ここで、フリップフロップ１２０のクロック入力端子にはカウント回路１１０の最終段のフリップフロップ１１０−ｎのＱ出力１１２が接続されている。また、フリップフロップ１２０のデータ入力端子（Ｄ）には電源電圧（Ｈレベルの信号）が供給される。さらに、フリップフロップ１２０のリセット端子には、２入力ＡＮＤ素子１５０の出力１５２が接続されている。すなわち、フリップフロップ１２０は、２入力ＡＮＤ素子１５０の出力１５２がＬレベルの時はリセット状態であり、Ｑ出力からＬレベルの信号を出力し、リセット状態が解除された（２入力ＡＮＤ素子１５０の出力１５２がＨレベルになった）後はクロック入力の立ち上がりエッジによりＱ出力からＨレベルの信号を出力する。

従って、カウント回路１１０が原振クロック３２のクロックパルスを２^ｎ回カウントすると、フリップフロップ１２０はＱ出力１２２からＨレベルの信号（カウント終了検出信号）を出力するように動作する。フリップフロップ１２０は、一旦カウント終了検出信号を出力した後は、リセット入力端子にＬレベルの信号が供給されてリセット状態になるまでカウント終了検出信号を出力し続ける。

２入力ＡＮＤ素子１３０は、フリップフロップ１２０（カウント終了検出回路）がカウント終了検出信号を出力するまで、内部回路４０（図１参照）への原振クロック３２の供給を停止するクロック出力マスク回路として機能する。ここで、２入力ＡＮＤ素子１３０の一方の入力端子には原振クロック３２が接続されており、他方の入力にはフリップフロップ１２０のＱ出力１２２が接続されている。すなわち、２入力ＡＮＤ素子１３０は、フリップフロップ１２０のＱ出力１２２がＨレベルの信号を出力している間は原振クロック３２を出力し、フリップフロップ１２０のＱ出力１２２がＬレベルの信号を出力している間はＬレベルの信号を出力する（原振クロック３２の供給を停止する）ように動作する。２入力ＡＮＤ素子１３０の出力がクロック供給制御回路１０のクロック出力１２となる。

２入力ＡＮＤ素子１４０は、フリップフロップ１２０（カウント終了検出回路）がＱ出力１２２にＨレベルの信号（カウント終了検出信号）を出力した後は、カウント回路１１０の初段のフリップフロップ１１０−１のクロック入力への原振クロック３２の供給を停止するクロック入力マスク回路として機能する。ここで、２入力ＡＮＤ素子１４０の一方の入力端子には原振クロック３２が接続されており、他方の入力にはフリップフロップ１２０のＸＱ出力１２４が接続されている。すなわち、２入力ＡＮＤ素子１４０は、フリップフロップ１２０のＸＱ出力１２４がＨレベル（Ｑ出力１２２がＬレベル）の信号を出力している間は原振クロック３２を出力し、フリップフロップ１２０のＸＱ出力１２４がＬレベル（Ｑ出力１２２がＨレベル）の信号を出力している間はＬレベルの信号を出力する（原振クロック３２の供給を停止する）ように動作する。

カウント回路１１０が原振クロック３２のクロックパルスを２^ｎ回カウントした後は、フリップフロップ１２０はＱ出力からＨレベル（ＸＱ出力からＬレベル）の信号を出力し続けるので、２入力ＡＮＤ素子１４０もＬレベルの信号を出力し続ける。そして、２入力ＡＮＤ素子１４０の出力１４２がカウント回路１１０の初段のフリップフロップ１１０−１のクロック入力に供給されるため、カウント回路１１０が原振クロック３２のクロックパルスを２^ｎ回カウントした後は、カウント回路１１０はカウント動作を停止する。従って、一旦カウントが終了した後（例えば、発振回路３０（図１参照）の発振安定待ち時間を経過した後）は、カウント回路１１０のカウント動作に伴う消費電力を削減することができる。

２入力ＡＮＤ素子１５０は、カウント回路１１０に初期化信号１５２を供給する。ここで、２入力ＡＮＤ素子１５０の一方の入力端子にはリセット信号１６が接続されており、他方の入力にはイネーブル信号１８が接続されている。例えば、リセット信号１６は集積回路装置１０の外部から供給され、イネーブル信号１８は集積回路装置１０の内部レジスタの出力であってもよい。電源投入時にリセット信号１６にＬレベルのパルスが発生し、イネーブル信号１８がＨレベルであればリセット信号１６が解除された後カウント回路１１０が原振クロック３２のクロックパルスを２^ｎ回カウントするまでクロック供給制御回路１０の出力１２はＬレベルの信号を出力する。従って、内部回路４０（図１参照）への原振クロック３２の供給を電源投入後の一定期間（例えば、発振回路３０（図１参照）の発振動作が安定するまで）自動的に停止することができる。

また、イネーブル信号１８がＬレベルになるように内部レジスタの設定を変更すれば、フリップフロップ１１０−１〜ｎ、１２０が初期化されて出力１２はＬレベルになり、クロック出力が停止する。さらに、イネーブル信号１８がＨレベルになるように内部レジスタの設定を変更すれば、カウント回路１１０が２^ｎ回のカウントを行った後、クロック供給制御回路１０の出力１２から原振クロック３２を出力することができる。すなわち、イネーブル信号１８がＬレベルからＨレベルに変化するように内部レジスタの設定を変更することにより、内部回路４０（図１参照）への原振クロック３２の供給を一定期間停止することができる。

図３は、クロック供給制御回路の第１の構成例におけるタイミングチャートである。図３では、図２におけるカウント回路１１０に含まれるフリップフロップが４個（ｎ＝４）の場合のタイミングチャートである。なお、図２におけるイネーブル信号１８はＨレベルに固定されているものとする。以下、図２を参照しながら図３のタイミングチャートについて説明する。

時刻Ｔ０〜Ｔ１において、リセット信号１６がＬレベルなのでカウント回路１１０はカウント動作を停止している。すなわち、初期化信号１５２がＬレベルであり、フリップフロップ１１０−１〜４のＱ出力はＨレベルに初期化されており、フリップフロップ１２０のＱ出力１２２はＬレベルに初期化されている。フリップフロップ１２０のＱ出力１２２がＬレベルなので、２入力ＡＮＤ素子１３０の出力（クロック供給制御回路１０の出力）１２はＬレベルに固定されている。一方、フリップフロップ１２０のＸＱ出力１２４はＨレベルなので、２入力ＡＮＤ素子１４０の出力１４２には原振クロック３２が伝播している。

時刻Ｔ１において、リセット信号１６がＬレベルからＨレベルに遷移すると、カウント回路１１０はカウント動作を開始する。すなわち、２入力ＡＮＤ素子１４０の出力１４２に伝播する原振クロック３２の立ち上がりエッジ毎に、フリップフロップ１１０−１のＱ出力が反転する。そして、フリップフロップ１１０−１のＱ出力の立ち上がりエッジ毎にフリップフロップ１１０−２のＱ出力が反転する。同様に、フリップフロップ１１０−２のＱ出力の立ち上がりエッジ毎にフリップフロップ１１０−３のＱ出力が反転し、フリップフロップ１１０−３のＱ出力の立ち上がりエッジ毎にフリップフロップ１１０−４のＱ出力１１２が反転する。このように、フリップフロップ１１０−１〜４のＱ出力が順次反転しながら原振クロック３２のクロックパルスが２^４回カウントされる。

時刻Ｔ２において、原振クロック３２のクロックパルスが２^４回カウントされると同時に、フリップフロップ１１０−４のＱ出力１１２がＬレベルからＨレベルに遷移する。これに伴い、フリップフロップ１２０のＱ出力１２２がＬレベルからＨレベルに遷移する。その結果、２入力ＡＮＤ素子１３０の出力（クロック供給制御回路１０の出力）１２に原振クロック３２が伝播し、クロック出力が開始される。また、時刻Ｔ２において、フリップフロップ１１０−４のＸＱ出力１１４がＨレベルからＬレベルに遷移することにより、２入力ＡＮＤ素子１４０の出力１４２はＬレベルに固定される。

以後、初期化信号１５２がＨレベルを保持する限り、フリップフロップ１２０のＱ出力１２２はＨレベルを保持するので、２入力ＡＮＤ素子１３０の出力（クロック供給制御回路１０の出力）１２には原振クロック３２が出力され続ける。

ここで、時刻Ｔ１〜Ｔ２の間に発振回路３０（図１参照）の発振動作が安定すれば、クロック供給制御回路１０の出力１２から安定したクロックのみが出力される。

また、図３のタイミングチャートからわかるように、原振クロック３２の立ち上がりエッジ毎にフリップフロップ１１０−１〜４にクロックが供給される確率は、それぞれ１、１／２、１／４、１／８となる。従って、原振クロック３２の立ち上がりエッジ毎にクロックが供給されるフリップフロップの総数の期待値は１５／８（＝１＋１／２＋１／４＋１／８）となる。すなわち、原振クロック３２の立ち上がりエッジ毎に平均約２個のフリップフロップにクロックが供給されるだけで済む。

一方、カウント回路１１０を同期カウンタで構成した場合は、原振クロック３２の立ち上がりエッジ毎にｎ個のフリップフロップのすべてにクロックが入力される。

従って、カウント回路１１０をリップルキャリー型の非同期カウンタとして構成することにより、同期カウンタで構成した場合と比較してカウント動作に要する消費電力を大幅に削減することができる。

図４は、本実施の形態の集積回路装置に含まれるクロック供給制御回路の第２の構成例を説明するための図である。図２と同じ構成には同じ番号を付しており説明を省略する。

図４に示すクロック供給制御回路の第２の構成例では、図２の構成に対して、カウント回路１１０にｎ−１個の２ｔｏ１セレクタ１１４−２〜ｎが付加されている。各２ｔｏ１セレクタ１１４−ｋ（ｋは２〜ｎのいずれか）の一方の入力には各フリップフロップ１１０−（ｋ−１）のＱ出力が接続されており、他方の入力には２入力ＡＮＤ素子１４０の出力１４２が共通接続されている。また、２ｔｏ１セレクタ１１４−２〜ｎの選択入力には制御信号１１６−２〜ｎがそれぞれ接続されており、２ｔｏ１セレクタ１１４−ｋ（ｋは２〜ｎのいずれか）の出力には、例えば、制御信号１１６−ｋがＬレベルの時はフリップフロップ１１０−（ｋ−１）のＱ出力が選択され、Ｈレベルの時は原振クロック３２が選択される。さらに、各２ｔｏ１セレクタ１１４−ｋの出力は、各フリップフロップ１１０−ｋのクロック入力に接続されている。

ここで、ｎ―１個の制御信号１１６−２〜ｎのうち、Ｈレベルになる制御信号を選択することにより、カウント回路１１０のカウント数を可変にすることができる。例えば、ｎ＝４として、制御信号１１６−２〜４がそれぞれＨレベル、Ｌレベル、Ｌレベルであるとすると、カウント回路１１０は２^３をカウントする非同期カウンタとして動作する。同様に、制御信号１１６−２〜４がそれぞれＬレベル、Ｈレベル、Ｌレベルであるとすると、カウント回路１１０は２^２をカウントする非同期カウンタとして動作する。すなわち、制御信号１１６−２〜ｎの設定を変更することにより、カウント回路１１０のカウント回数を可変に制御することができる。従って、例えば、発振回路３０（図１参照）の特性に応じてクロック供給制御回路１０の出力１２に原振クロック３２を供給するまでの発振安定待ち時間を任意に調整することができる。

図５は、本実施の形態の集積回路装置に含まれるクロック供給制御回路の第３の構成例を説明するための図である。図２と同じ構成には同じ番号を付しており説明を省略する。

図５に示すクロック供給制御回路の第３の構成例では、図２の構成に対して、遅延回路１６０が付加されている。カウント回路１１０は非同期カウンタであるため、最終段のフリップフロップ１１０−ｎのＱ出力１１２は、原振クロック３２との位相差が大きい。すなわち、２入力ＡＮＤ素子１４０の出力１４２（原振クロック３２）に対してフリップフロップｎ個分の遅延及びフリップフロップ１２０による遅延が位相差となる。その結果、クロック供給制御回路１０の出力１２への原振クロック３２の出力開始時に出力１２に短いパルスが発生する可能性があり、内部回路４０（図１参照）が誤動作する原因となる。遅延回路１６０は、例えば、複数のバッファを直列に接続して構成されており、前記の遅延（位相差）を吸収し、出力１２に短いパルスが発生することを防止する役割を果たしている。

また、図４で説明したようにカウント回路によるカウント数を可変にできる場合には、遅延回路１６０のバッファの接続段数を選択できる構成にして遅延時間を可変に制御できるようにしてもよい。

図６は、本実施の形態の集積回路装置に含まれる分周クロック供給回路の第１の構成例を説明するための図である。

分周クロック供給回路２０は、クロック分周回路２１０を含む。クロック分周回路２１０は、直列に接続されたｍ個のフリップフロップ２１０−１〜ｍを含み、初段のフリップフロップ２１０−１のクロック入力にクロック供給制御回路１０（図１参照）が出力するクロック１２が供給されるリップルキャリー型の非同期回路として構成されている。ｍ個のフリップフロップ２１０−１〜ｍは、例えば、正転出力端子（Ｑ）及び反転出力端子（ＸＱ）を有するＤフリップフロップであって、クロック入力の立ち上がりエッジで動作する。

ここで、初段のフリップフロップ２１０−１のクロック入力端子には２入力ＡＮＤ素子２２０の出力２２２が接続されている。また、ｋ（ｋは１〜ｍ−１のいずれか）段目のフリップフロップ２１０−ｋのＱ出力がｋ＋１段目のフリップフロップ２１０−（ｋ＋１）のクロック入力端子に接続され、ｋ段目のフリップフロップ２１０−ｋのＸＱ出力がｋ段目のフリップフロップ２１０−ｋのデータ入力端子（Ｄ）に接続されている。最終段（ｍ段目）のフリップフロップ２１０−ｍのＱ出力２１２がクロック分周回路２１０の出力となる。

従って、クロック分周回路２１０は、クロック１２を２^ｍ分周した分周クロックを生成して出力するように動作する。クロック分周回路２１０の出力２１２が分周クロック供給回路の出力（分周クロック）２２となる。

フリップフロップ２３０は、クロック１２の立ち上がりエッジでイネーブル信号２６を保持して出力する。フリップフロップ２３０は、例えば、正転出力端子（Ｍ）を有するＤフリップフロップであって、クロック入力の立ち上がりエッジで動作する。ここで、フリップフロップ２３０のクロック入力端子にはクロック１２が供給される。また、フリップフロップ２３０のデータ入力端子（Ｄ）にはイネーブル信号２６が供給される。

従って、イネーブル信号２６がＨレベルの時にクロック１２の立ち上がりエッジでフリップフロップ２３０の出力２３２にＨレベルの信号が出力される。フリップフロップ２３０の出力２３２は２入力ＡＮＤ素子２２０の一方の入力に供給される。イネーブル信号２６は、集積回路装置１００（図１参照）の外部端子から入力される信号であってもよいし、集積回路装置１００の内部レジスタに設定された値や内部レジスタの設定値をデコードして生成された信号であってもよい。

２入力ＡＮＤ素子２２０は、フリップフロップ２３０が出力２３２にＬレベルの信号を出力している間は、クロック分周回路２１０の初段のフリップフロップ２１０−１のクロック入力へのクロック１２の供給を停止する役割を果たしている。ここで、２入力ＡＮＤ素子２２０の一方の入力端子にはクロック１２が接続されており、他方の入力にはフリップフロップ２３０の出力２３２が接続されている。すなわち、２入力ＡＮＤ素子２２０は、フリップフロップ２３０の出力２３２がＨレベルの信号を出力している間はクロック１２を出力し、フリップフロップ２３０の出力２３２がＬレベルの信号を出力している間はＬレベルの信号を出力する（クロック１２の供給を停止する）ように動作する。

２入力ＡＮＤ素子２２０の出力がクロック分周回路２１０の初段のフリップフロップ２１０−１のクロック入力に供給されるため、フリップフロップ２３０の出力２３２がＬレベルの信号を出力している間は、クロック分周回路２１０は分周動作を停止する。従って、分周クロックが不要な場合には、イネーブル信号２６をＬレベルに設定することにより、クロック分周回路２１０の分周動作に伴う消費電力を削減することができる。

図７は、分周クロック供給回路の第１の構成例におけるタイミングチャートである。図７では、図６におけるクロック分周回路２１０に含まれるフリップフロップが３個（ｍ＝３）の場合のタイミングチャートである。以下、図６を参照しながら図７のタイミングチャートについて説明する。

時刻Ｔ０〜Ｔ１において、クロック分周回路２０は分周動作を停止している。すなわち、イネーブル信号２６がＬレベルを保持しているのでフリップフロップ２３０の出力２３２もＬレベルであり、２入力ＡＮＤ素子２２０の出力２２２もＬレベルを保持している。従って、フリップフロップ２１０−１のクロック入力が停止しており、フリップフロップ２１０−１のＱ出力はＬレベルを保持している。フリップフロップ２１０−１のＱ出力がフリップフロップ２１０−２のクロック入力に供給されており、フリップフロップ２１０−２のＱ出力はＬレベルを保持している。同様に、フリップフロップ２１０−２のＱ出力がフリップフロップ２１０−３のクロック入力に供給されており、フリップフロップ２１０−３のＱ出力２１２はＬレベルを保持している。

時刻Ｔ１において、イネーブル信号２６がＬレベルからＨレベルに遷移すると、クロック分周回路２１０は分周動作を開始する。すなわち、クロック１２の次の立ち上がりエッジでフリップフロップ２３０の出力２３２がＨレベルとなり、クロック１２が２入力ＡＮＤ素子２２０の出力２２２に伝播する。そして、２入力ＡＮＤ素子２２０の出力２２２（クロック１２）の立ち上がりエッジ毎に、フリップフロップ２１０−１のＱ出力が反転する。さらに、フリップフロップ２１０−１のＱ出力の立ち上がりエッジ毎にフリップフロップ２１０−２のＱ出力が反転する。同様に、フリップフロップ２１０−２のＱ出力の立ち上がりエッジ毎にフリップフロップ２１０−３のＱ出力２１２が反転する。このように、フリップフロップ２１０−１〜３のＱ出力が順次反転しながらクロック１２の２分周クロック、４分周クロック、８分周クロックが非同期に生成される。

図８は、本実施の形態の集積回路装置に含まれる分周クロック供給回路の第２の構成例を説明するための図である。図６と同じ構成には同じ番号を付しており説明を省略する。

図８に示す分周クロック供給回路の第２の構成例では、図６の構成に対して、ｍ（ｍは２以上の整数）ｔｏ１セレクタ２４０が付加されている。ｍｔｏ１セレクタ２４０のｍ個の入力には各フリップフロップ２１０−１〜ｍのＱ出力がそれぞれ接続されている。また、ｍｔｏ１セレクタ２４０の選択入力には選択信号２４２が接続されており、ｍｔｏ１セレクタ２４０の出力がクロック分周回路２０の出力２２になる。

ここで、選択信号２４２により、ｍ個のフリップフロップ２１０−１〜ｍのＱ出力から任意の１つが選択されて分周クロック２２が出力される。各フリップフロップ２１０−１〜ｍのＱ出力が選択された場合、それぞれ２分周クロック、４分周クロック、８分周クロック、・・・２^ｍ分周クロックが出力される。すなわち、分周クロック供給回路２０は、選択信号２４２を変更することにより、分周クロック２２の分周比を可変に制御することができる。

図９は、本実施の形態の集積回路装置の一例としてのマイクロコンピュータの構成を説明するための図である。

マイクロコンピュータ３００は、クロック生成部（ＯＳＣ）３１０、クロックゲート部（ＣＬＧ）３２０、プリスケーラ（ＰＳＣ）３３０、ＣＰＵ３４０、内部バス３５０、周辺回路１〜６（３６０−１〜６）等を含んで構成されている。クロック生成部（ＯＳＣ）３１０に含まれる２つのクロック供給制御回路３１４−１、２はそれぞれ発振回路３１２−１、２の出力を原振クロックとして、例えば、図２、図４、又は図５で説明したいずれかの構成を有する。すなわち、クロック供給制御回路３１４−１、２は原振クロックに非同期にカウント動作を行い、原振クロックの周波数で動作する必要がない。従って、本実施の形態のマイクロコンピュータは、クロック供給制御回路３１４−１、２におけるカウント動作時の消費電力を大幅に削減することができる。

また、分周クロック供給回路３１６−１、２は、ともにクロック供給制御回路３１４−１が出力するクロックを入力として分周クロックを生成する。同様に、分周クロック供給回路３１６−３は、クロック供給制御回路３１４−２が出力するクロックを入力として分周クロックを生成する。分周クロック供給回路３１６−１〜３は、例えば、図６又は図８で説明したいずれかの構成を有する。すなわち、分周クロック供給回路３１６−１〜３は、クロック供給制御回路３１４−１、２が出力するクロックに非同期に分周動作を行い、原振クロックの周波数で動作する必要がない。従って、本実施の形態のマイクロコンピュータは、分周クロック供給回路３１６−１〜３における分周動作時の消費電力を大幅に削減することができる。

２．電子機器
図１０に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピュータ（集積回路装置）８１０、入力部８２０、メモリ８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。

ここで、入力部８２０は、種々のデータを入力するためのものである。集積回路装置８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。

音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。

図１１（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。

図１１（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。

図１１（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。

本実施の形態の集積回路装置を図１１（Ａ）〜図１１（Ｃ）の電子機器に組みむことにより、低消費電力でコストパフォーマンスの高い電子機器を提供することができる。

なお、本実施形態を利用できる電子機器としては、図１１（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等のＬＣＤを使用する種々の電子機器を考えることができる
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、図２、図４、図５で説明したクロック供給制御回路の構成例において、出力クロックマスク回路として２入力ＡＮＤ素子１３０が使用されているが、２入力ＯＲ素子を使用してもよい。この場合、２入力ＯＲ素子の一方の入力にはフリップフロップ１２０のＸＱ出力１２４を、他方の入力には原振クロック３２をそれぞれ供給すればよい。カウント回路１１０がカウントを終了し、フリップフロップ１２０のＸＱ出力がＬレベルになるまで２入力ＯＲ素子の出力はＨレベルを保持してクロック出力を停止する。２入力ＯＲ素子の２つの入力信号の位相差が原振クロックの半周期以内であれば、図５で説明した遅延回路１６０がなくてもクロック出力の開始時に２入力ＯＲ素子の出力に短いパルスが発生しない。

また、例えば、図２、図４、図５で説明したクロック供給制御回路の構成例において、入力クロックマスク回路として２入力ＡＮＤ素子１４０が使用されているが、２入力ＯＲ素子を使用してもよい。この場合、２入力ＯＲ素子の一方の入力にはフリップフロップ１２０のＱ出力１２２を、他方の入力には原振クロック３２をそれぞれ供給すればよい。

また、例えば、図２、図４、図５で説明したクロック供給制御回路の構成例において、カウント回路１１０を構成するｎ個のフリップフロップ１１０−１〜ｎやフリップフロップ１２０はクロック入力の立ち下がりエッジで動作するフリップフロップであってもよい。その場合も、カウント回路１１０のカウント動作時において、同様の消費電力削減効果が得られる。

また、例えば、図６、図８で説明した分周クロック供給回路の構成例において、クロック分周回路２１０を構成するｍ個のフリップフロップ１１０−１〜ｍはクロック入力の立ち下がりエッジで動作するフリップフロップであってもよい。その場合も、クロック分周回路２１０の分周動作時において、同様の消費電力削減効果が得られる。

本実施の形態の集積回路装置の機能ブロック図。 本実施の形態の集積回路装置に含まれるクロック供給制御回路の第１の構成例を説明するための図。 クロック供給制御回路の第１の構成例におけるタイミングチャート。 本実施の形態の集積回路装置に含まれるクロック供給制御回路の第２の構成例を説明するための図。 本実施の形態の集積回路装置に含まれるクロック供給制御回路の第３の構成例を説明するための図。 本実施の形態の集積回路装置に含まれる分周クロック供給回路の第１の構成例を説明するための図。 分周クロック供給回路の第１の構成例におけるタイミングチャート。 本実施の形態の集積回路装置に含まれる分周クロック供給回路の第２の構成例を説明するための図。 本実施の形態の集積回路装置の一例としてのマイクロコンピュータの構成を説明するための図。 集積回路装置（マイクロコンピュータ）を含む電子機器のブロック図の一例を示す。 図１１（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。

符号の説明

１０ クロック供給制御回路、１２ クロック、１４ 設定値、１６ リセット信号、１８ イネーブル信号、２０ 分周クロック供給回路、２２ 分周クロック、２４ 設定値、２６ イネーブル信号、３０ 発振回路、３２ 原振クロック、４０ 内部回路、４０−１〜Ｎ 内部ブロック、１００ 集積回路装置、１１０ カウント回路、１１０−１〜ｎ Ｄフリップフロップ、１１２ カウント回路の出力、１１４−２〜ｎ ２ｔｏ１セレクタ、１１６−２〜ｎ 制御信号、１２０ フリップフロップ、１２２ カウント終了検出信号、１２４ カウント終了検出信号の反転信号、１３０ ２入力ＡＮＤ素子、１４０ ２入力ＡＮＤ素子、１４２ ２入力ＡＮＤ素子の出力、１５０ ２入力ＡＮＤ素子、１５２ ２入力ＡＮＤ素子の出力、１６０ 遅延回路、２００ クロック分周回路、２１０−１〜ｍ Ｄフリップフロップ、２１２ クロック分周回路の出力、２２０ ２入力ＡＮＤ素子、２３０ フリップフロップ、２３２ フリップフロップの出力、２４０ セレクタ、２４２ 選択信号、３００ マイクロコンピュータ、３１０ クロック生成部（ＯＳＣ）、３１２−１〜２ 発振回路、３１４−１〜２ クロック供給制御回路、３１６−１〜３ 分周クロック供給回路、３２０ クロックゲート部（ＣＬＧ）、３３０ プリスケーラ（ＰＳＣ）、３４０ ＣＰＵ、３５０ 内部バス、３６０−１〜６ 周辺回路１〜６、８００ 電子機器、８１０ 集積回路装置、８２０ 入力部、８３０ メモリ、８４０ 電源生成部、８５０ ＬＣＤ、８６０ 音出力部、９５０ 携帯電話、９５２ ダイヤルボタン、９５４ ＬＣＤ、９５６ スピーカ、９６０ 携帯型ゲーム装置、９６２ 操作ボタン、９６４ 十字キー、９６６ ＬＣＤ、９６８ スピーカ、９７０ パーソナルコンピュータ、９７２ キーボード、９７６ 音出力部

Claims (13)

1. 所与の発振回路が出力する原振クロックに基づいて動作する集積回路装置であって、
   前記原振クロックを前記集積回路装置の内部回路に供給するタイミングを制御するクロック供給制御回路を含み、
   前記クロック供給制御回路は、
   前記原振クロックのクロックパルスを所定の数だけカウントするカウント回路を含み、前記カウント回路が前記所定の数をカウントするまで前記集積回路装置の内部回路への前記原振クロックの供給を停止するように制御し、
   前記カウント回路は、
   前記原振クロックと非同期にカウント動作を行うことを特徴とする集積回路装置。
2. 請求項１において、
   前記クロック供給制御回路は、
   前記カウント回路が前記所定の数をカウントした後は、前記カウント回路のカウント動作を停止するように制御することを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記クロック供給制御回路は、
   所定の条件に基づいて、前記カウント回路がカウントする前記所定の数を可変に制御することを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記カウント回路は、
   直列に接続された複数のフリップフロップを含み、初段のフリップフロップのクロック入力に前記原振クロックが供給されるリップルキャリー型の非同期カウンタとして構成されることを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記クロック供給制御回路は、
   前記カウント回路が前記所定の数をカウントしたことを検出してカウント終了検出信号を出力するカウント終了検出回路と、
   前記カウント終了検出回路が前記カウント終了検出信号を出力するまで、前記内部回路への前記原振クロックの供給を停止するクロック出力マスク回路と、を含むことを特徴とする集積回路装置。
6. 請求項５において、
   前記クロック供給制御回路は、
   前記カウント終了検出回路が前記カウント終了検出信号を出力した後は、前記カウント回路の初段のフリップフロップの前記クロック入力への前記原振クロックの供給を停止するクロック入力マスク回路を含むことを特徴とする集積回路装置。
7. 請求項４乃至６のいずれかにおいて、
   前記カウント回路は、
   少なくとも１つのフリップフロップのクロック入力に、当該フリップフロップの前段に接続されたフリップフロップの出力又は前記原振クロックのいずれかを、所定の選択信号に基づいて選択的に供給する少なくとも１つのセレクタを含むことを特徴とする集積回路装置。
8. 請求項５乃至７のいずれかにおいて、
   前記クロック供給制御回路は、
   前記原振クロックを遅延させて前記クロック出力マスク回路に供給するクロック遅延回路を含むことを特徴とする集積回路装置。
9. 請求項１乃至８のいずれかにおいて、
   前記クロック供給制御回路が出力するクロックを分周した分周クロックを前記集積回路装置の内部回路に供給する分周クロック供給回路を含み、
   前記分周クロック供給回路は、
   前記原振クロックと非同期に分周クロックを生成するクロック分周回路を含むことを特徴とする集積回路装置。
10. 請求項９において、
    前記分周クロック供給回路は、
    所定の条件に基づいて、前記内部回路に供給する分周クロックの分周比を可変に制御することを特徴とする集積回路装置。
11. 請求項９又は１０において、
    前記クロック分周回路は、
    直列に接続された複数のフリップフロップを含み、初段のフリップフロップのクロック入力に前記クロック供給制御回路が出力するクロックが供給されるリップルキャリー型の非同期回路として構成されることを特徴とする集積回路装置。
12. 請求項１１において、
    前記分周クロック供給回路は、
    所定の選択信号に基づいて、前記クロック分周回路に含まれる少なくとも２つのフリップフロップの出力のいずれかを選択して前記内部回路に供給する分周クロック選択回路を含むことを特徴とする集積回路装置。
13. 請求項１乃至１２のいずれかに記載の集積回路装置と、
    入力情報を受け付ける手段と、
    入力情報に基づき前記集積回路装置により処理された結果を出力するための手段とを含むことを特徴とする電子機器。

Images