JP3958720B2 - クロック制御回路とクロック制御方法 - Google Patents

Description

本発明は、システムＬＳＩの動作状態に応じて高速クロックと低速クロックを切替えて供給するクロック制御回路とクロック制御方法に関するものである。

特開平１０−１４５４４６号公報

前記特許文献１には、携帯端末における低消費電力化のために、中央処理装置（以下、「ＣＰＵ」という）２での処理が必要ないときに、このＣＰＵ２に供給する動作クロックを停止するクロック制御部１が記載されている。

このクロック制御部１は、発振回路４に対して発振の開始や停止を制御する発振停止／復帰制御回路１−１、この発振回路４から出力されるクロック信号をＣＰＵ２へ出力するか否かを制御するクロック供給制御回路１−２、及び割込信号で起動されて低周波クロック信号をカウントする発振安定タイマ１−３で構成されている。発振安定タイマ１−３は、カウント値が一定の値に達したときに、クロック供給制御回路１−２に対してクロック信号をＣＰＵ２へ出力させるための制御信号を出力するものである。

このような携帯端末では、ＣＰＵ２による処理が終了すると、このＣＰＵ２から発振停止／復帰制御回路１−１に対して、発振回路４を停止させるための制御信号が出力される。これにより、発振回路４による高速の動作クロックが停止し、この発振回路４及びＣＰＵ２における消費電力が削減される。この間、低周波クロック発振器、タイマ回路及び受信回路等は動作を継続し、所定の時間が経過したときや基地局等からの制御信号を受信した時には、割込信号が出力されて発振停止／復帰制御回路１−１と発振安定タイマ１−３に与えられる。

発振停止／復帰制御回路１−１では、割込信号が与えられると、発振回路４に対して発振の開始を指示する。一方、発振安定タイマ１−３では、低周波クロック信号のカウントを開始する。そして、発振安定タイマ１−３のカウント値が一定の値に達すると、この発振安定タイマ１−３からクロック供給制御回路１−２に対して発振回路４のクロック信号をＣＰＵ２へ出力させるための制御信号が出力される。これにより、所定の時間が経過して発振動作が安定した発振回路４のクロック信号が、ＣＰＵ２へ与えられる。

しかしながら、従来のクロック制御部を備えた携帯端末では、次のような課題があった。
ＣＰＵ２での処理が終了すると、このＣＰＵ２に対するクロック信号を完全に停止させて待機モードに移行するようになっている。しかし、待機モード中であっても、タイマ回路や受信回路等は動作を継続する必要がある。このため、これらのタイマ回路や受信回路は、ＣＰＵ２の動作とは完全に独立して動作するように構成しなければならず、回路構成が複雑化するおそれがあるという問題があった。

本発明は、待機モード中であっても、ＣＰＵに低速クロックを与えることにより、このＣＰＵの低速動作でタイマ処理や受信処理を行わせることが可能なクロック制御回路を提供するものである。

前記課題を解決するために、第１〜第３の発明は、ＣＰＵに供給するクロック信号の制御を行うクロック制御回路を、動作制御信号によって発振動作が制御され、通常動作モードで使用する高速クロックを発生する高速クロック源と、前記高速クロックよりも周波数の低い低速クロックを発生する低速クロック源と、選択信号に従って前記高速クロックまたは低速クロックのいずれか一方を選択して出力するセレクタと、モード信号で待機モードが指定されたときに、前記高速クロック源を停止させるための前記動作制御信号を出力し、割込信号が与えられたときには、該高速クロック源を動作させるための前記動作制御信号を出力する第１の制御部と、前記モード信号で待機モードが指定されたときに、前記低速クロックを選択させるための前記選択信号を出力し、前記割込信号が与えられたときに前記低速クロックのカウントを開始してそのカウント値がレジスタに設定された値に達したときに、前記高速クロックを選択させるための前記選択信号を出力する第２の制御部とで構成している

第４の発明は、動作制御信号によって発振動作が制御され、通常動作モードで使用する高速クロックを発生する高速クロック源と、前記高速クロックよりも周波数の低い低速クロックを発生する低速クロック源とを備えたクロック制御回路によって、ＣＰＵに供給するクロック信号を制御するクロック制御方法を、モード信号で待機モードが指定されたときには、前記高速クロック源を停止させると共に、前記低速クロックを選択してクロック信号として出力し、割込信号が与えられたときには、前記高速クロック源を動作させると共に、前記低速クロックのカウントを開始してそのカウント値がレジスタに設定された値に達したときに、前記高速クロックを選択して前記クロック信号として出力するようにしたことを特徴としている。

以上詳細に説明したように、本発明によれば、待機モード時に高速クロック源の動作を停止させる第１の制御部を有しているので、待機モード時の消費電力を低減することができる。また、待機モード時に低速クロックを選択し、割込信号が与えられたときに、高速クロック源を動作させると共に、低速クロックのカウントを開始してそのカウント値がレジスタに設定された値に達したときに、高速クロックを選択する第２の制御部を有している。従って、待機モード中であっても、ＣＰＵに低速クロックを与えることが可能になり、このＣＰＵの低速動作でタイマ処理や受信処理を行わせることができる。更に、割込時には、安定した高速クロックで割込処理が開始されるので、不安定なクロックによる誤動作を防止することができる。

動作制御信号によって発振動作が制御され、通常動作モードで使用する高速クロックを発生する高速クロック源と、前記高速クロックよりも周波数の低い低速クロックを常時発生する低速クロック源とを設け、モード信号で待機モードが指定されたときには、高速クロック源を停止させると共に、低速クロックを選択してクロック信号としてＣＰＵに出力する。また、割込信号が与えられたときには、高速クロック源を動作させると共に、低速クロックのカウントを開始してそのカウント値が設定値に達したときに高速クロックを選択してクロック信号とＣＰＵに出力する。

図１は、本発明の実施例１を示すクロック制御回路の構成図である。
このクロック制御回路は、例えば携帯電話や無線ＬＡＮ等で、ＣＰＵ５０の動作モードに応じて安定したクロック信号ＣＬＫを供給するためのもので、外部からリセット信号ＲＳＴと割込信号ＩＮＴが与えられる２入力の論理和ゲート（以下、「ＯＲ」という）１１を有している。

リセット信号ＲＳＴは、例えばレベル“Ｈ”にすることによって、ＣＰＵ５０内部のレジスタ類を初期状態に設定するための信号である。このリセット信号ＲＳＴは、例えば電源投入時に、クロック発生源の動作が安定するまで、所定時間だけ“Ｈ”となるように、図示しないリセット信号発生部から与えられるようになっている。一方、割込信号ＩＮＴは、例えば図示しない受信回路で、基地局からの制御信号を受信したときに、“Ｈ”となる信号である。

ＯＲ１１の出力側は、セットリセット型のフリップフロップ（以下、「ＦＦ」という）１２のセット端子Ｓに接続され、このＦＦ１２の出力端子Ｑから高速クロック源１３に対する信号Ｓ１２が出力されている。高速クロック源１３は、図示したように、例えば２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）を反転増幅器として用い、帰還回路に水晶振動子等を使用して１２ＭＨｚの高速クロックＨＣＫを発生するものである。高速クロック源１３のＮＡＮＤの入力端子に、信号Ｓ１２を与えることによって、この高速クロック源１３の動作を制御することができるようになっている。高速クロック源１３の出力側は、切替え時にハザードを生じないセレクタ（ＳＥＬ）１４の入力端子Ａに接続されている。

このクロック制御回路は、低周波クロック源１５を有している。低周波クロック源１５は、ＣＰＵ５０の動作モードとは無関係に、電源が投入されているときには常に、例えば計時用の３２．７６８ｋＨｚの低速クロックＬＣＫを出力するもので、この出力側が２入力の論理積ゲート（以下、「ＡＮＤ」という）１６の一方の入力側に接続されている。ＡＮＤ１６の他方の入力側には、レジスタ１７の出力側が接続され、このＡＮＤ１６の出力側がセレクタ１４の入力端子Ｂに接続されている。

レジスタ１７は、ＣＰＵ５０の待機モード時に低速クロックＬＣＫを供給するか否かの設定を、このＣＰＵ５０からの制御信号Ｃ１に従って行うためのものである。セレクタ１４は、後述する選択信号ＳＬのレベル“Ｈ“，“Ｌ”に応じて入力端子Ａ，Ｂを選択し、その出力端子からＣＰＵ５０に、クロック信号ＣＬＫを供給するものである。

リセット信号ＲＳＴと選択信号ＳＬは、ＯＲ１８の入力信号として与えられるようになっている。ＯＲ１８の出力側は、ＦＦ１９のリセット端子Ｒに接続され、このＦＦ１９のセット端子Ｓには、割込信号ＩＮＴが与えられるようになっている。ＦＦ１９の出力側は、ＡＮＤ２０の一方の入力側に接続され、このＡＮＤ２０の他方の入力側には、低速クロック源１５から低速クロックＬＣＫが与えられるようになっている。ＡＮＤ２０の出力側は、カウンタ２１のクロック端子Ｃに接続されている。

カウンタ２１は、例えば、クロック端子Ｃに与えられる信号の立上がり毎に、カウント値ＣＮＴを１ずつカウントアップして出力するもので、このカウンタ２１の出力側が比較器（ＣＭＰ）２２の一方の入力側に接続されている。比較器２２の他方の入力側には、レジスタ２３の出力信号が与えられている。

レジスタ２３は、ＣＰＵ５０からの制御信号Ｃ２に従って、高速クロック源１３の起動時の安定時間に対応する値を設定するためのものである。比較器２２の出力側は、ＯＲ２４の一方の入力側に接続され、このＯＲ２４の他方の入力側には、リセット信号ＲＳＴが与えられるようになっている。ＯＲ２４の出力側は、ＦＦ２５のセット端子Ｓに接続され、このＦＦ２５の出力端子Ｑから選択信号ＳＬが出力されるようになっている。

一方、ＣＰＵ５０は、通常動作モードか待機モードかを示すモード信号ＭＤを出力する機能を有し手織り、このモード信号ＭＤがモノステーブル・マルチバイブレータ（以下、「モノマルチ」という）２６に与えられるようになっている。モノマルチ２６は、例えば待機モードへの移行時に、モード信号ＭＤが“Ｌ”から“Ｈ”に立上がったときに、一定時間だけ“Ｈ”となるリセット信号ＲＳを出力するものである。リセット信号ＲＳは、ＦＦ１２，２５とカウンタ２１のリセット端子Ｒに与えられるようになっている。

図２（ａ），（ｂ）は、図１中のセレクタ１４の一例を示す説明図であり、同図（ａ）は回路構成図、及び同図（ｂ）は動作のタイムチャートである。

図２（ａ）に示すように、このセレクタ１４は、２系統のクロックＨＣＫ，ＬＣＫを選択信号ＳＬに従って切替える構成となっている。１０１は２入力ＯＲ、１０２−１，１０２−２は２入力ＡＮＤ、１０３−１，１０３−２は入力信号Ｄとクロック入力ＣＫＮと非同期リセット信号ＲＮと出力信号Ｑを有するリセット入力付きネガティブエッジ動作のＤタイプＦＦ（以下、「Ｄ−ＦＦ」という）、１０４−１，１０４−２は入力信号Ｄとゲート制御信号ＧＮとゲート出力Ｑを有するロースルーラッチ、１０５はインバータである。

リセット入力付きネガティブエッジ動作Ｄ−ＦＦ１０３−１，１０３−２は、リセット入力ＲＮが“Ｌ”の場合出力Ｑが“Ｌ”にリセットされ、クロック入力ＣＫＮの立下がりに同期して、出力Ｑが入力Ｄをセットする。

ロースルーラッチ１０４−１，１０４−２は、ゲート制御信号ＧＮが“Ｌ”の間はゲート出力Ｑからは入力信号Ｄがそのまま出力され、ＧＮが“Ｈ”の間はゲート出力Ｑの値を保持するように動作する。ロースルーラッチ１０４−１，１０４−２の入力信号Ｄには、選択信号ＳＬとインバータ１０５で反転された選択信号ＳＬＮがそれぞれ接続され、ゲート制御信号ＧＮには出力クロック信号ＣＬＫが接続される。

Ｄ−ＦＦ１０３−１，１０３−２の入力信号Ｄと非同期リセット信号ＲＮにはそれぞれロースルーラッチ１０４−１，１０４−２の出力Ｑが接続され、クロック信号ＣＫＮにはそれぞれクロックＨＣＫ，ＬＣＫが接続される。

また、Ｄ−ＦＦ１０３−１，１０３−２の出力信号Ｑをそれぞれ、ｉｓｅｌ１，ｉｓｅｌ２と称する。２入力ＡＮＤ１０２−１には、クロックＨＣＫとｉｓｅｌ１が接続され、２入力ＡＮＤ１０２−２には、クロックＬＣＫとｉｓｅｌ２が接続される。これらの２入力ＡＮＤの出力信号は、２入力ＯＲ１０１の入力信号として接続され、その出力がクロック信号ＣＬＫとなる。なお、選択信号ＳＬ，ＳＬＮは互いに相補的であり、いずれか一方が“Ｈ”で他方が“Ｌ”となる。

このセレクタ１４は、図２（ｂ）に示すように、まず、ＳＬ＝“Ｈ”（高速クロックＨＣＫが選択されている状態の時に有効となる），ＳＬＮ＝“Ｌ”の状態で、クロック信号ＨＣＫ，ＬＣＫが動作状態となっている。この状態では、ｉｓｅｌ１＝“Ｈ”，ｉｓｅｌ２＝“Ｌ”なので、２入力ＡＮＤのうち１０２−１の回路のみから高速クロックＨＣＫが出力され、２入力ＯＲ１０１からは高速クロックＨＣＫがクロック信号ＣＬＫとして出力される。このクロック信号ＣＬＫは、ロースルーラッチ１０４−１，１０４−２のゲート制御信号ＧＮに入力される。

次に、前述の状態から、ＳＬ＝“Ｌ”，ＳＬ＝“Ｈ”（低速クロックＬＣＫを選択する場合に有効となる）に切替わると、高速クロックＨＣＫ＝“Ｌ”の状態の時にクロック信号ＣＬＫ＝“Ｌ”となり、ロースルーラッチ１０４−１の出力Ｑが“Ｌ”となり、Ｄ−ＦＦ１０３−１の非同期リセット入力ＲＮが“Ｌ”となるので、ｉｓｅｌ１＝“Ｌ”と遷移する。この変化は、高速クロックＨＣＫ＝“Ｌ”である期間がＨＣＫ＝“Ｌ”→ＣＬＫ＝“Ｌ”→ｉｓｅｌ１＝“Ｌ”と変化する時間より短くない限りＨＣＫ＝“Ｌ”の間に実行されるため、次のＨＣＫ＝“Ｈ”の期間がＣＬＫに出力されることはない。また、ＨＣＫ＝“Ｈ”の間は、ｉｓｌ１＝“Ｌ”と変化することはないので、最後の高速クロックＨＣＫから出力されるクロック信号ＣＬＫ＝“Ｈ”の期間が短くなることもない。このため、クロックの切替え時に、ハザードのないクロック信号ＣＬＫを出力することができる。

図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。

図３の時刻Ｔ０において電源が投入されると、図示しないリセット信号発生部から与えられるリセット信号ＲＳＴが、時刻Ｔ０からＴ１までの間、“Ｈ”となる。この時、外部から与えられる割込信号ＩＮＴは“Ｌ”である。

時刻Ｔ０における電源投入とリセット信号ＲＳＴにより、ＯＲ１１から出力される信号Ｓ１１は“Ｈ”となり、ＦＦ１２がセットされてその出力信号Ｓ１２は“Ｈ”となる。これにより、高速クロック源１３の発振動作が開始され、この高速クロック源１３から出力される高速クロックＨＣＫの振幅は、次第に増加して一定時間後に所定の振幅となって安定する。

また、リセット信号ＲＳＴが“Ｈ”となることにより、ＯＲ２４から出力される信号Ｓ２４は“Ｈ”となり、ＦＦ２５がセットされて選択信号ＳＬは“Ｈ”となる。これにより、セレクタ１４では入力端子Ａ側が選択され、高速クロック源１３の高速クロックＨＣＫが、クロック信号ＣＬＫとしてＣＰＵ５０に供給される。但し、ＣＰＵ５０には、“Ｈ”のリセット信号ＲＳＴが与えられているので、この間はＣＰＵ５０による動作は行われない。

時刻Ｔ１においてリセット信号ＲＳＴが“Ｌ”になると、ＯＲ１１，２４の出力信号Ｓ１１，Ｓ２４は“Ｌ”となるが、モノマルチ２６から出力されるリセット信号ＲＳは“Ｌ”であるので、ＦＦ１２，２５はセットされたままで、その信号Ｓ１２，ＳＬは“Ｈ”のまま変化しない。一方、リセット信号ＲＳＴが“Ｌ”になったことにより、ＣＰＵ５０の動作が開始され、この時点では安定状態となった高速クロックＨＣＫをクロック信号として初期設定等の動作が開始される。この初期設定動作において、レジスタ１７，２３に対する制御信号Ｃ１，Ｃ２が出力され、これらのレジスタ１７，２３に所定の値が設定される。

時刻Ｔ２においてＣＰＵ５０における初期設定動作が完了し、通常動作モードでの処理に移行する。

時刻Ｔ３において、通常動作モードでの処理が終了して待機モードに移行する時に、ＣＰＵ５０から出力されるモード信号ＭＤが“Ｌ”から“Ｈ”に切り替わる。これにより、モノマルチ２６から出力されるリセット信号ＲＳが一定時間だけ“Ｈ”となり、ＦＦ１２，２５とカウンタ２１がリセットされ、信号Ｓ１２と選択信号ＳＬが“Ｌ”になると共に、カウンタ２１のカウント値ＣＮＴが０となる。

信号Ｓ１２が“Ｌ”になることにより、高速クロック源１３の動作が停止され、選択信号ＳＬが“Ｌ”になることにより、セレクタ１４が入力端子Ｂ側に切替えられる。従って、レジスタ１７が“Ｈ”に設定されていれば、低速クロック源１５から出力される低速クロックＬＣＫが、クロック信号ＣＬＫとしてＣＰＵ５０に供給される。また、レジスタ１７が“Ｌ”に設定されていれば、ＣＰＵ５０に対するクロック信号ＣＬＫの供給は停止される。これにより、ＣＰＵ５０は待機モードに移行する。

時刻Ｔ４において、例えば受信回路が基地局からの制御信号を受信すると、この受信回路から出力される割込信号ＩＮＴが“Ｈ”となる。これにより、ＦＦ１２，１９がセットされ、信号Ｓ１２，Ｓ１９は“Ｈ”となる。信号Ｓ１２が“Ｈ”となることにより、高速クロック源１３の発振動作が開始され、高速クロックＨＣＫの振幅は次第に増加して一定時間後に所定の振幅となって安定する。また、信号Ｓ１９が“Ｈ”となることにより、カウンタ２１に低速クロックＬＣＫが与えられ、このカウンタ２１によるカウント動作が開始される。

時刻Ｔ５においてカウンタ２１のカウント値ＣＮＴがレジスタ２３に設定された値に一致すると、比較器２２から出力される信号Ｓ２２が“Ｈ”となり、ＦＦ２５がセットされて選択信号ＳＬは“Ｈ”となる。これにより、ＦＦ１９がリセットされて、カウンタ２１のカウント動作は停止される。また、セレクタ１４が入力端子Ａ側に切替えられ、高速クロックＨＣＫがクロック信号ＣＬＫとしてＣＰＵ５０に供給され、このＣＰＵ５０によって割込信号ＩＮＴに対応する処理が開始される。

時刻Ｔ６において、ＣＰＵ５０から出力されているモード信号ＭＤが“Ｌ”に戻され、更に、このＣＰＵ５０から受信回路に対して割込信号ＩＮＴを“Ｌ”に戻す指示が出力される。これにより、ＣＰＵ５０は、時刻Ｔ２と同様の通常動作モード状態となる。その後、時刻Ｔ３〜Ｔ６と同様の動作が繰り返される。

なお、通常動作モードで動作中に割込信号ＩＮＴが“Ｈ”になった場合、ＣＰＵ５０へのクロック信号ＣＬＫは、引き続き高速クロックＨＣＫが供給され、このクロック制御回路の状態は変化しない。但し、割込信号ＩＮＴは図示しない経路でＣＰＵ５０に与えられ、このＣＰＵ５０によって割込処理が行われる。

以上のように、この実施例１のクロック制御回路は、待機モード時に低速クロックＬＣＫをＣＰＵ５０に供給するか否かを設定するレジスタ１７とセレクタ１４を有している。これにより、待機モード中のＣＰＵ５０の処理内容に応じて、このＣＰＵ５０に適切なクロック信号ＣＬＫを供給することができるという利点がある。更に、高速クロック源１３の起動から、実際に高速クロックＨＣＫをＣＰＵ５０に供給するまでの時間を設定するレジスタ２３を有しているので、適切なタイミングで安定したクロック信号ＣＬＫによって、ＣＰＵ５０の動作を行わせることができるという利点がある。また、セレクタ１４に、切替え時にハザードを生じない回路構成を採用しているので、クロック切替え時に誤動作を起こすおそれがなく、安定した動作が可能である。

図４は、本発明の実施例２を示すクロック制御回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このクロック制御回路は、図１のクロック制御回路に割込信号制御部３０を付加すると共に、高速クロック源１３に代えて２種類の高速クロックを切替えて出力できる高速クロック源４０を設けている。

割込信号制御部３０は、複数の割込要因信号ＩＮＴ１，ＩＮＴ２，…，ＩＮＴｎの中から、任意の信号を割込信号ＩＮＴとして使用するためのものである。この割込信号制御部３０は、各割込要因信号ＩＮＴｉ（ｉ＝１〜ｎ）に対応して２入力のＡＮＤ３１ｉと、その割込要因信号ＩＮＴｉを使用するか否かを設定するレジスタ３２ｉを設け、これらのＡＮＤ３１ｉの出力信号の論理和を割込信号ＩＮＴとして出力するための、ｎ入力のＯＲ３３で構成されている。なお、図示していないが、各レジスタ３２ｉの内容は、ＣＰＵ５０から自由に設定できるようになっている。

一方、高速クロック源４０は、図１中の高速クロック源１３と同様の発振器４１、この発振器４１から出力される高速クロックＨＣ１を２逓倍して高速クロックＨＣ２を生成するＰＬＬ回路による逓倍器４２、及びＣＰＵ５０からの制御信号Ｃ３に従って高速クロックＨＣ１，ＨＣ２のいずれか一方を選択出力するセレクタ４３で構成されている。その他の構成は、図１と同様である。

このクロック制御回路の動作は、割込信号制御部３０内のレジスタ３１ｉを設定することによって、任意の単数または複数の割込要因信号ＩＮＴｉを実際の割込信号ＩＮＴとして使用することができることと、ＣＰＵ５０からの制御信号Ｃ３によって、高速クロックＨＣＫの速度を選択することができること以外は、図１のクロック制御回路と同様である。

以上のように、この実施例２のクロック制御回路は、割込信号制御部３０と高速クロック源４０を有しているので、実施例１と同様の利点に加えて、任意の割込要因信号ＩＮＴｉを使用することができ、更に動作状態に応じて高速クロックＨＣＫの速度を選択することができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。

（ａ） 高速クロックＨＣＫや低速クロックＬＣＫの周波数は、任意である。

（ｂ） 図４中の高速クロック源４０は、発振器４１の出力信号を２逓倍する逓倍器４２を有しているが、逓倍数は任意である。また、逓倍器４２に代えて分周器を使用しても良い。更に、３種類以上の周波数の中から１つを選択できるように構成しても良い。

（ｃ） 各信号はアクティブ時を“Ｈ”とする論理で説明したが、実際の論理回路は、アクティブ時に“Ｌ”となるように構成しても良い。

（ｄ） セレクタ１４の回路構成は、図２（ａ）に示したものに限定されない。

本発明の実施例１を示すクロック制御回路の構成図である。 図１中のセレクタ１４の一例を示す回路図である。 図１の動作を示す信号波形図である。 本発明の実施例２を示すクロック制御回路の構成図である。

符号の説明

１１，１８，２４，３３ ＯＲ
１２，１９，２５ ＦＦ
１３，４０ 高速クロック源
１４ セレクタ
１５ 低速クロック源
１６，２０，３１ ＡＮＤ
１７，２３，３２ レジスタ
２１ カウンタ
２２ 比較器
２６ モノマルチ
３０ 割込信号制御部
５０ ＣＰＵ

Claims (4)

1. 中央処理装置に供給するクロック信号の制御を行うクロック制御回路であって、
   動作制御信号によって発振動作が制御され、通常動作モードで使用する高速クロックを発生する高速クロック源と、
   前記高速クロックよりも周波数の低い低速クロックを発生する低速クロック源と、
   選択信号に従って前記高速クロックまたは低速クロックのいずれか一方を選択して前記中央処理装置に出力するセレクタと、
   モード信号で待機モードが指定されたときに、前記高速クロック源を停止させるための前記動作制御信号を出力し、割込信号が与えられたときには、該高速クロック源を動作させるための前記動作制御信号を出力する第１の制御部と、
   前記モード信号で待機モードが指定されたときに、前記低速クロックを選択させるための前記選択信号を出力し、前記割込信号が与えられたときに前記低速クロックのカウントを開始してそのカウント値がレジスタに設定された値に達したときに、前記高速クロックを選択させるための前記選択信号を出力する第２の制御部とを、
   備えたことを特徴とするクロック制御回路。
2. 複数の割込要因信号の中から任意の単数または複数の信号を選択し、その選択した信号のいずれかに割込要因が生じたときに、前記割込信号を出力する割込信号制御部を設けたことを特徴とする請求項１記載のクロック制御回路。
3. 前記高速クロック源は、複数の周波数の中から１つの高速クロックを選択して出力することができるように構成したことを特徴とする請求項１または２記載のクロック制御回路。
4. 動作制御信号によって発振動作が制御され、通常動作モードで使用する高速クロックを発生する高速クロック源と、前記高速クロックよりも周波数の低い低速クロックを発生する低速クロック源とを備えたクロック制御回路によって中央処理装置に供給するクロック信号を制御するクロック制御方法において、
   モード信号で待機モードが指定されたときには、前記高速クロック源を停止させると共に、前記低速クロックを選択して前記クロック信号として出力する第１の処理と、
   割込信号が与えられたときには、前記高速クロック源を動作させると共に、前記低速クロックのカウントを開始してそのカウント値がレジスタに設定された値に達したときに、前記高速クロックを選択して前記クロック信号として出力する第２の処理を、
   行うことを特徴とするクロック制御方法。

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