JP2954199B1 - 発振制御回路 - Google Patents
発振制御回路Info
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Abstract
【要約】
【課題】異なる発振周波数の発振回路を備えこれらを切
り替えて使用するマイクロコンピュータにおいてスタン
バイモード解除時に発振回路の発振安定待ち時間を短縮
する発振制御回路の提供。 【解決手段】通常動作モードのクロックを生成する発振
回路１と、スタンバイモード時のクロックを生成する発
振回路２と、クロック信号ＣＬＫ１、ＣＬＫ２を選択出
力するセレクタ４と、セレクタの切替を制御し発振回路
１の動作開始／停止を制御するクロック制御回路３と、
発振回路１の発振再開時に、発振回路２で生成されたク
ロック信号ＣＬＫ２のエッジを検出するエッジ検出回路
５と、トランスファゲート６と、コンデンサ７と、を備
え、発振回路１の発振再開直後に発振回路１に与えられ
た、クロック信号ＣＬＫ２の立ち下がりエッジは発振回
路１の発振過渡状態において容量カップリングの作用に
よって発振のきっかけを与え発振成長を促進する。
り替えて使用するマイクロコンピュータにおいてスタン
バイモード解除時に発振回路の発振安定待ち時間を短縮
する発振制御回路の提供。 【解決手段】通常動作モードのクロックを生成する発振
回路１と、スタンバイモード時のクロックを生成する発
振回路２と、クロック信号ＣＬＫ１、ＣＬＫ２を選択出
力するセレクタ４と、セレクタの切替を制御し発振回路
１の動作開始／停止を制御するクロック制御回路３と、
発振回路１の発振再開時に、発振回路２で生成されたク
ロック信号ＣＬＫ２のエッジを検出するエッジ検出回路
５と、トランスファゲート６と、コンデンサ７と、を備
え、発振回路１の発振再開直後に発振回路１に与えられ
た、クロック信号ＣＬＫ２の立ち下がりエッジは発振回
路１の発振過渡状態において容量カップリングの作用に
よって発振のきっかけを与え発振成長を促進する。
Description
【０００１】
【発明の属する技術分野】本発明は、発振制御回路に関
し、特に互いに異なる発振周波数の複数の発振回路を備
えたマイクロコンピュータにおいて、発振回路切替時の
発振安定待ち時間を短縮する発振制御回路に関する。
し、特に互いに異なる発振周波数の複数の発振回路を備
えたマイクロコンピュータにおいて、発振回路切替時の
発振安定待ち時間を短縮する発振制御回路に関する。
【０００２】
【従来の技術】省電力モード（スタンバイモード）を有
するマイクロコンピュータにおいて、周波数の異なる発
振回路を２つ備え、スタンバイモード時に、通常動作時
よりも周波数の低い発振回路からのクロック信号に切り
替えてＣＰＵ等に供給し、スタンバイモード解除後は、
通常動作用の発振回路からクロックで駆動するようにし
た発振制御が知られている。この場合、スタンバイモー
ド解除時、通常動作用の周波数の発振回路が発振開始後
安定に発振するまでの時間、ＣＰＵには、通常動作用の
周波数のクロックを供給することはできない。
するマイクロコンピュータにおいて、周波数の異なる発
振回路を２つ備え、スタンバイモード時に、通常動作時
よりも周波数の低い発振回路からのクロック信号に切り
替えてＣＰＵ等に供給し、スタンバイモード解除後は、
通常動作用の発振回路からクロックで駆動するようにし
た発振制御が知られている。この場合、スタンバイモー
ド解除時、通常動作用の周波数の発振回路が発振開始後
安定に発振するまでの時間、ＣＰＵには、通常動作用の
周波数のクロックを供給することはできない。
【０００３】発振を開始してから安定発振するまでの発
振安定待ち時間を短縮するための発振回路としては、発
振回路のインバータのゲインを大きくすることによっ
て、発振成長を早め、発振待ち時間の短縮を図るという
手法が、従来より、一般的に用いられている。
振安定待ち時間を短縮するための発振回路としては、発
振回路のインバータのゲインを大きくすることによっ
て、発振成長を早め、発振待ち時間の短縮を図るという
手法が、従来より、一般的に用いられている。
【０００４】しかしながら、インバータのゲインを大き
くすると、消費電力が増大するという問題点を有してい
る。
くすると、消費電力が増大するという問題点を有してい
る。
【０００５】
【発明が解決しようとする課題】この問題点を解決する
ために、例えば特開平９−９３０４０号公報には、水晶
発振回路に対して補助的に設けられている自励発振回路
から生成されるクロックを供給して発振を加速し、発振
安定待ち時間を、短縮する発振制御回路が提案されてい
る。
ために、例えば特開平９−９３０４０号公報には、水晶
発振回路に対して補助的に設けられている自励発振回路
から生成されるクロックを供給して発振を加速し、発振
安定待ち時間を、短縮する発振制御回路が提案されてい
る。
【０００６】図５に示すように、水晶発振回路５２に
は、その発振開始時から水晶発振子６４の平均発振安定
時間がカウントされるまでの間、自励発振回路５３から
生成されたクロックが供給され続け、水晶発振回路５２
の発振を促進する。
は、その発振開始時から水晶発振子６４の平均発振安定
時間がカウントされるまでの間、自励発振回路５３から
生成されたクロックが供給され続け、水晶発振回路５２
の発振を促進する。
【０００７】しかし、異なる周波数の発振回路を有する
回路に適用しようとした場合、発振開始時に、補助的な
発振回路から連続したクロックを供給することは、必ず
しも発振回路の発振を促進することにはならない。
回路に適用しようとした場合、発振開始時に、補助的な
発振回路から連続したクロックを供給することは、必ず
しも発振回路の発振を促進することにはならない。
【０００８】例えば、図６の時刻Ａのように、高い周波
数の発振回路は、ＬｏｗからＨｉｇｈへ、低い周波数の
発振回路はＨｉｇｈからＬｏｗへと変化する場合は、発
振成長が妨げられるという作用が生ずる。
数の発振回路は、ＬｏｗからＨｉｇｈへ、低い周波数の
発振回路はＨｉｇｈからＬｏｗへと変化する場合は、発
振成長が妨げられるという作用が生ずる。
【０００９】さらに、水晶発振回路５２において生成さ
れたクロックをカウントして出力するタイマ（１）５５
と、自励発振回路５３において生成されたクロックをカ
ウントして出力するタイマ（２）５６、および水晶発振
回路５２の発振動作が安定したかどうかの判定回路６０
が必要とされ、回路規模が大きくなる、という問題点も
ある。
れたクロックをカウントして出力するタイマ（１）５５
と、自励発振回路５３において生成されたクロックをカ
ウントして出力するタイマ（２）５６、および水晶発振
回路５２の発振動作が安定したかどうかの判定回路６０
が必要とされ、回路規模が大きくなる、という問題点も
ある。
【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、異なる発振周波
数の発振回路を備え、これらを切り替えて使用するマイ
クロコンピュータにおいて、簡易な構成により、ＣＰＵ
のスタンバイモード解除時に発振回路の発振安定待ち時
間を短縮する、発振制御回路を提供することにある。
てなされたものであって、その目的は、異なる発振周波
数の発振回路を備え、これらを切り替えて使用するマイ
クロコンピュータにおいて、簡易な構成により、ＣＰＵ
のスタンバイモード解除時に発振回路の発振安定待ち時
間を短縮する、発振制御回路を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成する本発
明の発振制御回路は、互いに発振周波数の異なる第１、
第２の発振回路を備え、前記第１の発振回路が発振停
止、前記第２の発振回路が発振状態にあるとき、前記第
１の発振回路の発振開始信号を受けて、前記第２の発振
回路からの発振出力の信号の立ち上がり又は立ち下がり
の一方の遷移エッジをコンデンサを介した容量カップリ
ングによって前記第１の発振回路に供給し、過渡状態に
ある前記第１の発振回路に発振のきっかけを与え発振成
長を促進するようにしたものである。
明の発振制御回路は、互いに発振周波数の異なる第１、
第２の発振回路を備え、前記第１の発振回路が発振停
止、前記第２の発振回路が発振状態にあるとき、前記第
１の発振回路の発振開始信号を受けて、前記第２の発振
回路からの発振出力の信号の立ち上がり又は立ち下がり
の一方の遷移エッジをコンデンサを介した容量カップリ
ングによって前記第１の発振回路に供給し、過渡状態に
ある前記第１の発振回路に発振のきっかけを与え発振成
長を促進するようにしたものである。
【００１２】また本発明は、互いに発振周波数の異なる
第１、第２の発振回路を備え、前記第１の発振回路が発
振停止、前記第２の発振回路が発振状態にあるとき、前
記第１の発振回路の発振開始信号を受けた際に、前記第
２の発振回路からの発振出力を入力し該発振出力の立ち
上がり又は立ち下がりの一方の遷移エッジタイミングを
アクティブ期間中に含む制御信号を出力するエッジ検出
手段を備え、前記第２の発振回路の出力が、コンデンサ
及び第１のスイッチを介して前記第１の発振回路の入力
端に接続され、前記エッジ検出手段が出力する制御信号
を受けて前記第１のスイッチがオンし、その間、前記第
２の発振回路からの発振出力の立ち上がり又は立ち下が
りの一方のエッジが、前記コンデンサを介した容量カッ
プリングによって前記第１の発振回路に供給され、過渡
状態にある前記第１の発振回路に発振のきっかけを与え
発振成長を促進するように構成してもよい。
第１、第２の発振回路を備え、前記第１の発振回路が発
振停止、前記第２の発振回路が発振状態にあるとき、前
記第１の発振回路の発振開始信号を受けた際に、前記第
２の発振回路からの発振出力を入力し該発振出力の立ち
上がり又は立ち下がりの一方の遷移エッジタイミングを
アクティブ期間中に含む制御信号を出力するエッジ検出
手段を備え、前記第２の発振回路の出力が、コンデンサ
及び第１のスイッチを介して前記第１の発振回路の入力
端に接続され、前記エッジ検出手段が出力する制御信号
を受けて前記第１のスイッチがオンし、その間、前記第
２の発振回路からの発振出力の立ち上がり又は立ち下が
りの一方のエッジが、前記コンデンサを介した容量カッ
プリングによって前記第１の発振回路に供給され、過渡
状態にある前記第１の発振回路に発振のきっかけを与え
発振成長を促進するように構成してもよい。
【００１３】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、周波数の異なる二つの発振回路を備
え、ＣＰＵの動作モード（通常動作モードおよび、スタ
ンバイモード）に応じてその二つの発振回路から生成さ
れるクロックを切り替えて使用するマイクロコンピュー
タにおける発振回路の部分に、ＣＰＵがスタンバイモー
ドから通常動作モードに復帰し、スタンバイモードの間
停止していた比較的高周波数の発振回路が発振を再開す
る際に、その発振成長を促進するための回路を備えたも
のである。
する。本発明は、周波数の異なる二つの発振回路を備
え、ＣＰＵの動作モード（通常動作モードおよび、スタ
ンバイモード）に応じてその二つの発振回路から生成さ
れるクロックを切り替えて使用するマイクロコンピュー
タにおける発振回路の部分に、ＣＰＵがスタンバイモー
ドから通常動作モードに復帰し、スタンバイモードの間
停止していた比較的高周波数の発振回路が発振を再開す
る際に、その発振成長を促進するための回路を備えたも
のである。
【００１４】本発明は、その好ましい実施の形態におい
て、図１を参照すると、通常動作モード時の第１のクロ
ック（ＣＬＫ１）を生成し、スタンバイモード時に発振
を停止し、スタンバイモードを解除し通常動作モード復
帰時に発振を再開する第１の発振回路（１）と、スタン
バイモード時に前記第１のクロックよりも周波数の低い
第２のクロック（ＣＬＫ２）を生成する第２の発振回路
（２）と、前記第１、第２の発振回路（２）からの第
１、第２のクロック信号を、入力した切り替え制御信号
で切り替えてＣＰＵ（１０）に供給するセレクタ（４）
と、ＣＰＵ（１０）からのスタイバイモード解除通知信
号を受けてセレクタ（４）に切替制御信号を出力すると
ともに第１の発振回路（１）に発振開始を指示する発振
開始信号を出力するクロック制御回路（３）と、第２の
発振回路（２）からの第２のクロックを入力し、ＣＰＵ
（１０）からのスタンバイ解除通知信号を受けた際に、
第２のクロックの立ち上がり又は立ち下がりの一方のエ
ッジを検出して制御信号（Ｓ２）を出力するエッジ検出
回路であって、該制御信号（Ｓ２）として、オン期間
（アクティブ期間）内に、該第２のクロックの立ち上が
り又は立ち下がりの一方の遷移エッジタイミングが含ま
れるパルス信号を出力するエッジ検出回路（５）と、第
２の発振回路（２）の出力端と第１の発振回路（１）の
入力端との間に直列に接続されたトランスファゲート
（６）とコンデンサ（７）と、を備え、トランスファゲ
ート（６）の制御端子には、エッジ検出回路（５）から
出力される制御信号（Ｓ２）が入力され、スタンバイモ
ード解除時、エッジ検出回路（５）から出力される制御
信号を受けオン状態とされた前記トランスファゲート
（６）を介して、第２の発振回路（２）からの第２のク
ロックの立ち上がり又は立ち下がりの一方のエッジが、
コンデンサ（７）を介した容量カップリングによって第
１の発振回路（１）の入力端に供給され、過渡状態にあ
る第１の発振回路（１）に発振のきっかけを与え発振成
長を促進する。
て、図１を参照すると、通常動作モード時の第１のクロ
ック（ＣＬＫ１）を生成し、スタンバイモード時に発振
を停止し、スタンバイモードを解除し通常動作モード復
帰時に発振を再開する第１の発振回路（１）と、スタン
バイモード時に前記第１のクロックよりも周波数の低い
第２のクロック（ＣＬＫ２）を生成する第２の発振回路
（２）と、前記第１、第２の発振回路（２）からの第
１、第２のクロック信号を、入力した切り替え制御信号
で切り替えてＣＰＵ（１０）に供給するセレクタ（４）
と、ＣＰＵ（１０）からのスタイバイモード解除通知信
号を受けてセレクタ（４）に切替制御信号を出力すると
ともに第１の発振回路（１）に発振開始を指示する発振
開始信号を出力するクロック制御回路（３）と、第２の
発振回路（２）からの第２のクロックを入力し、ＣＰＵ
（１０）からのスタンバイ解除通知信号を受けた際に、
第２のクロックの立ち上がり又は立ち下がりの一方のエ
ッジを検出して制御信号（Ｓ２）を出力するエッジ検出
回路であって、該制御信号（Ｓ２）として、オン期間
（アクティブ期間）内に、該第２のクロックの立ち上が
り又は立ち下がりの一方の遷移エッジタイミングが含ま
れるパルス信号を出力するエッジ検出回路（５）と、第
２の発振回路（２）の出力端と第１の発振回路（１）の
入力端との間に直列に接続されたトランスファゲート
（６）とコンデンサ（７）と、を備え、トランスファゲ
ート（６）の制御端子には、エッジ検出回路（５）から
出力される制御信号（Ｓ２）が入力され、スタンバイモ
ード解除時、エッジ検出回路（５）から出力される制御
信号を受けオン状態とされた前記トランスファゲート
（６）を介して、第２の発振回路（２）からの第２のク
ロックの立ち上がり又は立ち下がりの一方のエッジが、
コンデンサ（７）を介した容量カップリングによって第
１の発振回路（１）の入力端に供給され、過渡状態にあ
る第１の発振回路（１）に発振のきっかけを与え発振成
長を促進する。
【００１５】また、本発明は、別の実施の形態において
は、図３を参照すると、クロック制御回路（３）の発振
開始信号出力端と第１の発振回路（１）の入力端との間
に直列に接続された、遅延回路（１２）、トランスファ
ゲート（６）、コンデンサ（７）を備え、トランスファ
ゲート（６）の制御端子には、エッジ検出回路（５）か
ら出力されるパルス信号が入力され、スタンバイモード
解除時、エッジ検出回路（５）から出力されるパルス信
号を受けてオン状態とされたトランスファゲート（６）
を介してクロック制御回路（３）から発振開始信号（Ｓ
１）を遅延回路（１２）で遅延させた立ち上がり又は立
ち下がりの一方のエッジが、コンデンサ（７）を介した
容量カップリングによって第１の発振回路（１）に供給
され、過渡状態にある第１の発振回路（１）に発振のき
っかけを与え発振成長を促進する。
は、図３を参照すると、クロック制御回路（３）の発振
開始信号出力端と第１の発振回路（１）の入力端との間
に直列に接続された、遅延回路（１２）、トランスファ
ゲート（６）、コンデンサ（７）を備え、トランスファ
ゲート（６）の制御端子には、エッジ検出回路（５）か
ら出力されるパルス信号が入力され、スタンバイモード
解除時、エッジ検出回路（５）から出力されるパルス信
号を受けてオン状態とされたトランスファゲート（６）
を介してクロック制御回路（３）から発振開始信号（Ｓ
１）を遅延回路（１２）で遅延させた立ち上がり又は立
ち下がりの一方のエッジが、コンデンサ（７）を介した
容量カップリングによって第１の発振回路（１）に供給
され、過渡状態にある第１の発振回路（１）に発振のき
っかけを与え発振成長を促進する。
【００１６】図１を参照すると、ＣＰＵ（１０）が通常
動作モードにあるとき、ＣＰＵ（１０）に供給するクロ
ック信号ＣＬＫ１を生成する比較的高周波数の発振回路
（１）と、ＣＰＵ（１０）がスタンバイモードの時に周
辺回路へ供給するクロック信号ＣＬＫ２を生成する比較
的低周波数の発振回路（２）と、クロック信号ＣＬＫ１
とクロック信号ＣＬＫ２の切り替えを制御するととも
に、発振回路（１）の動作開始／停止を制御するクロッ
ク制御回路（３）と、クロック信号ＣＬＫ１とクロック
信号ＣＬＫ２を入力しクロック制御回路（３）からの切
り替え制御信号により一方を選択してクロックＣＬＫと
してＣＰＵに出力するセレクタ（４）と、を備えた構成
に、さらに、発振回路（１）の発振再開時に、発振回路
（２）で生成されたクロック信号ＣＬＫ２の立ち下がり
エッジまたは立ち上がりエッジの一方を検出するエッジ
検出回路（５）と、トランスファゲート（６）と、コン
デンサ（７）と、を備えたものである。発振回路（１）
の発振再開直後に発振回路（１）に与えられた、クロッ
ク信号ＣＬＫ２の立ち下がりエッジ（もしくは立ち上が
りエッジ）は、発振回路（１）の発振過渡状態におい
て、容量カップリングの作用によって、発振のきっかけ
を与え、発振成長を促進する。このためＣＰＵのスタン
バイモードから通常動作モードに切り替わる際の発振回
路（１）の発振安定待ち時間を短縮し、マイクロコンピ
ュータの動作開始を早めることができる。以下実施例に
即して説明する。
動作モードにあるとき、ＣＰＵ（１０）に供給するクロ
ック信号ＣＬＫ１を生成する比較的高周波数の発振回路
（１）と、ＣＰＵ（１０）がスタンバイモードの時に周
辺回路へ供給するクロック信号ＣＬＫ２を生成する比較
的低周波数の発振回路（２）と、クロック信号ＣＬＫ１
とクロック信号ＣＬＫ２の切り替えを制御するととも
に、発振回路（１）の動作開始／停止を制御するクロッ
ク制御回路（３）と、クロック信号ＣＬＫ１とクロック
信号ＣＬＫ２を入力しクロック制御回路（３）からの切
り替え制御信号により一方を選択してクロックＣＬＫと
してＣＰＵに出力するセレクタ（４）と、を備えた構成
に、さらに、発振回路（１）の発振再開時に、発振回路
（２）で生成されたクロック信号ＣＬＫ２の立ち下がり
エッジまたは立ち上がりエッジの一方を検出するエッジ
検出回路（５）と、トランスファゲート（６）と、コン
デンサ（７）と、を備えたものである。発振回路（１）
の発振再開直後に発振回路（１）に与えられた、クロッ
ク信号ＣＬＫ２の立ち下がりエッジ（もしくは立ち上が
りエッジ）は、発振回路（１）の発振過渡状態におい
て、容量カップリングの作用によって、発振のきっかけ
を与え、発振成長を促進する。このためＣＰＵのスタン
バイモードから通常動作モードに切り替わる際の発振回
路（１）の発振安定待ち時間を短縮し、マイクロコンピ
ュータの動作開始を早めることができる。以下実施例に
即して説明する。
【００１７】
【実施例】図１は、本発明の一実施例をなす発振制御回
路の構成を示すブロック図である。図１を参照すると、
ＣＰＵに対するクロック信号ＣＬＫ１を生成する発振回
路１と、ＣＰＵスタンバイ時に周辺回路へ供給するクロ
ック信号ＣＬＫ２を生成する発振回路２と、クロック信
号ＣＬＫ１とクロック信号ＣＬＫ２の切り替えおよび発
振回路１の動作開始／停止を制御するクロック制御回路
３と、クロックのセレクタ４と、発振回路１の発振開始
時に、発振回路２で生成されたクロック信号ＣＬＫ２の
立ち下がりエッジ（もしくは立ち上がりエッジ）を検出
するエッジ検出回路５と、発振回路１のＸ１端子と、発
振回路２の出力端の間に直列に挿入されたＮチャネルト
ランスファゲート６及びコンデンサ７と、を備えて構成
される。
路の構成を示すブロック図である。図１を参照すると、
ＣＰＵに対するクロック信号ＣＬＫ１を生成する発振回
路１と、ＣＰＵスタンバイ時に周辺回路へ供給するクロ
ック信号ＣＬＫ２を生成する発振回路２と、クロック信
号ＣＬＫ１とクロック信号ＣＬＫ２の切り替えおよび発
振回路１の動作開始／停止を制御するクロック制御回路
３と、クロックのセレクタ４と、発振回路１の発振開始
時に、発振回路２で生成されたクロック信号ＣＬＫ２の
立ち下がりエッジ（もしくは立ち上がりエッジ）を検出
するエッジ検出回路５と、発振回路１のＸ１端子と、発
振回路２の出力端の間に直列に挿入されたＮチャネルト
ランスファゲート６及びコンデンサ７と、を備えて構成
される。
【００１８】図４は、図１に示した発振回路１の構成の
一例を示す図である。図４を参照すると、発信回路１
は、水晶振動子８の両端に接続したＸ１、Ｘ２端子間
に、入力と出力がそれぞれ接続され、ストップ信号Ｓ１
を、インバータ回路２３で反転した信号を出力イネーブ
ル信号として制御端子に入力するトライステート型のイ
ンバータ回路２１と、Ｘ１、Ｘ２端子間に直列に接続さ
れた、帰還抵抗２２とＮチャネルトランスファゲート２
４と、トライステート型のインバータ回路２１の出力の
電源ＶＤＤへの接続をオン・オフ制御するＮチャネルト
ランスファゲート２５と、トライステート型のインバー
タ回路２１の出力を入力して反転出力しクロック信号Ｃ
ＬＫ１として出力する、波形整形用のインバータ回路２
６と、を備え、Ｎチャネルトランスファゲート２４のゲ
ートにはストップ信号Ｓ１をインバータ回路２３で反転
した信号が入力され、Ｎチャネルトランスファゲート２
５のゲートにはスイッチ信号Ｓ１が入力されている。
一例を示す図である。図４を参照すると、発信回路１
は、水晶振動子８の両端に接続したＸ１、Ｘ２端子間
に、入力と出力がそれぞれ接続され、ストップ信号Ｓ１
を、インバータ回路２３で反転した信号を出力イネーブ
ル信号として制御端子に入力するトライステート型のイ
ンバータ回路２１と、Ｘ１、Ｘ２端子間に直列に接続さ
れた、帰還抵抗２２とＮチャネルトランスファゲート２
４と、トライステート型のインバータ回路２１の出力の
電源ＶＤＤへの接続をオン・オフ制御するＮチャネルト
ランスファゲート２５と、トライステート型のインバー
タ回路２１の出力を入力して反転出力しクロック信号Ｃ
ＬＫ１として出力する、波形整形用のインバータ回路２
６と、を備え、Ｎチャネルトランスファゲート２４のゲ
ートにはストップ信号Ｓ１をインバータ回路２３で反転
した信号が入力され、Ｎチャネルトランスファゲート２
５のゲートにはスイッチ信号Ｓ１が入力されている。
【００１９】ストップ信号Ｓ１がＬｏｗレベルの時、Ｎ
チャネルトランスファゲート２５はオフ状態とされ、ス
トップ信号Ｓ１の反転信号をゲートに入力する、Ｎチャ
ネルトランスファゲート２４はオン状態とされ、ストッ
プ信号Ｓ１の反転信号を制御端子に入力する、トライス
テート型インバータ回路２１は出力イネーブル状態とさ
れ、水晶発振子８の端子間に並列接続されたインバータ
回路２１、帰還抵抗２２が接続された構成とされ、発振
動作を行ない、インバータ回路２１からの発振出力をイ
ンバータ回路２６で反転した信号がＣＬＫ１として出力
される。
チャネルトランスファゲート２５はオフ状態とされ、ス
トップ信号Ｓ１の反転信号をゲートに入力する、Ｎチャ
ネルトランスファゲート２４はオン状態とされ、ストッ
プ信号Ｓ１の反転信号を制御端子に入力する、トライス
テート型インバータ回路２１は出力イネーブル状態とさ
れ、水晶発振子８の端子間に並列接続されたインバータ
回路２１、帰還抵抗２２が接続された構成とされ、発振
動作を行ない、インバータ回路２１からの発振出力をイ
ンバータ回路２６で反転した信号がＣＬＫ１として出力
される。
【００２０】一方、ストップ信号Ｓ１がＨｉｇｈレベル
の時、Ｎチャネルトランスファゲート２５はオン状態と
され、ストップ信号Ｓ１の反転信号をゲートに入力す
る、Ｎチャネルトランスファゲート２４はオフ状態、ス
トップ信号Ｓ１の反転信号を制御端子に入力する、トラ
イステート型インバータ回路２１の出力はハイインピー
ダンス状態となり、インバータ回路２６の入力には固定
電位である電源電圧（Ｈｉｇｈレベル）が入力され、イ
ンバータ２６を介して出力されるＣＬＫ１はＬｏｗレベ
ルに固定される。
の時、Ｎチャネルトランスファゲート２５はオン状態と
され、ストップ信号Ｓ１の反転信号をゲートに入力す
る、Ｎチャネルトランスファゲート２４はオフ状態、ス
トップ信号Ｓ１の反転信号を制御端子に入力する、トラ
イステート型インバータ回路２１の出力はハイインピー
ダンス状態となり、インバータ回路２６の入力には固定
電位である電源電圧（Ｈｉｇｈレベル）が入力され、イ
ンバータ２６を介して出力されるＣＬＫ１はＬｏｗレベ
ルに固定される。
【００２１】図１におけるクロック制御回路３は、ＣＰ
Ｕ１０のスタンバイモードを解除する割込み信号を受け
て、クロック信号ＣＬＫ２の立ち上がりに同期してスト
ップ信号Ｓ１の論理レベルを変化させる回路と、クロッ
ク信号ＣＬＫ１とクロック信号ＣＬＫ２を切り替える切
替信号Ｓ３を生成する回路と、を含む。このクロック制
御回路３については、公知の回路構成を用いて構成する
ことができるため、その詳細な構成は省略する。
Ｕ１０のスタンバイモードを解除する割込み信号を受け
て、クロック信号ＣＬＫ２の立ち上がりに同期してスト
ップ信号Ｓ１の論理レベルを変化させる回路と、クロッ
ク信号ＣＬＫ１とクロック信号ＣＬＫ２を切り替える切
替信号Ｓ３を生成する回路と、を含む。このクロック制
御回路３については、公知の回路構成を用いて構成する
ことができるため、その詳細な構成は省略する。
【００２２】また、エッジ検出回路５は、ＣＰＵスタン
バイモードを解除する割り込み信号を受け、クロック信
号ＣＬＫ２がＨｉｇｈレベルの間に立ちあがり、ＣＬＫ
２の立ち下がりでＬｏｗレベルとなる信号Ｓ２を出力す
る。
バイモードを解除する割り込み信号を受け、クロック信
号ＣＬＫ２がＨｉｇｈレベルの間に立ちあがり、ＣＬＫ
２の立ち下がりでＬｏｗレベルとなる信号Ｓ２を出力す
る。
【００２３】また、図２は，本発明の一実施例におい
て、ＣＰＵ１０がスタンバイ状態から復帰して、発振回
路１が発振を開始する時の動作を示すタイミング図であ
る。
て、ＣＰＵ１０がスタンバイ状態から復帰して、発振回
路１が発振を開始する時の動作を示すタイミング図であ
る。
【００２４】図１および、図２を参照して、本発明の一
実施例の動作について説明する。ＣＰＵ１０がスタンバ
イモード（ＣＰＵ１１０は停止し、周辺回路１１のみ動
作している状態）にあるとき、発振回路１の動作開始／
停止を制御するストップ信号Ｓ１はＨｉｇｈレベルであ
り、発振回路１は発振を停止しており、周辺回路１１は
相対的に低い周波数の発振回路２から生成されるクロッ
ク信号ＣＬＫ２によって動作している。
実施例の動作について説明する。ＣＰＵ１０がスタンバ
イモード（ＣＰＵ１１０は停止し、周辺回路１１のみ動
作している状態）にあるとき、発振回路１の動作開始／
停止を制御するストップ信号Ｓ１はＨｉｇｈレベルであ
り、発振回路１は発振を停止しており、周辺回路１１は
相対的に低い周波数の発振回路２から生成されるクロッ
ク信号ＣＬＫ２によって動作している。
【００２５】割り込みによってスタンバイモードが解除
され、ストップ信号Ｓ１がＬｏｗレベルとなると、相対
的に高い周波数の発振回路１が発振を再開する（時刻Ｔ
０）。ストップ信号Ｓ１がＨｉｇｈレベルからＬｏｗレ
ベルへ変化すると同時に、スタンバイモードを解除する
割り込みを受けたエッジ検出回路５は、クロック信号Ｃ
ＬＫ２がＨｉｇｈレベルの期間に、イネーブル信号Ｓ２
をＬｏｗレベルからＨｉｇｈレベルに変化させ（時刻Ｔ
１）、クロック信号ＣＬＫ２の立ち下がりを受けて再び
Ｌｏｗレベルを出力する（時刻Ｔ２）。
され、ストップ信号Ｓ１がＬｏｗレベルとなると、相対
的に高い周波数の発振回路１が発振を再開する（時刻Ｔ
０）。ストップ信号Ｓ１がＨｉｇｈレベルからＬｏｗレ
ベルへ変化すると同時に、スタンバイモードを解除する
割り込みを受けたエッジ検出回路５は、クロック信号Ｃ
ＬＫ２がＨｉｇｈレベルの期間に、イネーブル信号Ｓ２
をＬｏｗレベルからＨｉｇｈレベルに変化させ（時刻Ｔ
１）、クロック信号ＣＬＫ２の立ち下がりを受けて再び
Ｌｏｗレベルを出力する（時刻Ｔ２）。
【００２６】トランスファゲート６は、このイネーブル
信号Ｓ２がＨｉｇｈレベルの期間にオンとなり、クロッ
ク信号ＣＬＫ２を、発振回路１のＸ１端子へ伝達する。
信号Ｓ２がＨｉｇｈレベルの期間にオンとなり、クロッ
ク信号ＣＬＫ２を、発振回路１のＸ１端子へ伝達する。
【００２７】すなわち、クロック信号ＣＬＫ２の立ち下
がりエッジのみが、発振回路１へと伝わり（図２の矢印
参照）、コンデンサ７による容量カップリングの作用に
よって、発振回路１の過渡状態において、発振のきっか
けを与え、その発振成長を促進する。
がりエッジのみが、発振回路１へと伝わり（図２の矢印
参照）、コンデンサ７による容量カップリングの作用に
よって、発振回路１の過渡状態において、発振のきっか
けを与え、その発振成長を促進する。
【００２８】この結果、発振回路１の発振安定待ち時間
は、従来のＴａから、本発明の一実施例では、Ｔｂに短
縮される。
は、従来のＴａから、本発明の一実施例では、Ｔｂに短
縮される。
【００２９】なお、補助的に用いられる発振回路２から
生成されるクロック信号ＣＬＫ２のエッジを、発振回路
１のＸ１端子に伝達する場合について接続したが、発振
回路１のＸ２端子に対して伝達しても、同様の効果が得
られることは勿論である。
生成されるクロック信号ＣＬＫ２のエッジを、発振回路
１のＸ１端子に伝達する場合について接続したが、発振
回路１のＸ２端子に対して伝達しても、同様の効果が得
られることは勿論である。
【００３０】発振回路１が発振安定した後（すなわちＴ
ｂ後）、クロック制御回路３は、選択制御信号Ｓ３をＨ
ｉｇｈレベルからＬｏｗレベルとし、セレクタ４はクロ
ック信号を切り替え、ＣＰＵには高周波数のクロック信
号ＣＬＫ１が供給される。
ｂ後）、クロック制御回路３は、選択制御信号Ｓ３をＨ
ｉｇｈレベルからＬｏｗレベルとし、セレクタ４はクロ
ック信号を切り替え、ＣＰＵには高周波数のクロック信
号ＣＬＫ１が供給される。
【００３１】図３は、本発明の第２の実施例の構成を示
す図である。本発明の第２の実施例は、スタンバイモー
ド時に使用するクロックＣＬＫ２の立ち下がりエッジを
発振回路１のＸ端子に伝達する代わりに、クロック制御
回路３から出力されるストップ信号Ｓ１の立ち下がりエ
ッジを、ディレイ回路１２で遅延させ、発振回路１に伝
達するものである。すなわち、クロック制御回路３から
出力されるストップ信号Ｓ１を遅延させるディレイ回路
１２と、発振回路１のＸ端子との間にトランスファゲー
ト６とコンデンサ７とが直列に挿入されており、トラン
スファゲート６の制御端子にはエッジ検出回路５からの
イネーブル信号Ｓ２が入力される。
す図である。本発明の第２の実施例は、スタンバイモー
ド時に使用するクロックＣＬＫ２の立ち下がりエッジを
発振回路１のＸ端子に伝達する代わりに、クロック制御
回路３から出力されるストップ信号Ｓ１の立ち下がりエ
ッジを、ディレイ回路１２で遅延させ、発振回路１に伝
達するものである。すなわち、クロック制御回路３から
出力されるストップ信号Ｓ１を遅延させるディレイ回路
１２と、発振回路１のＸ端子との間にトランスファゲー
ト６とコンデンサ７とが直列に挿入されており、トラン
スファゲート６の制御端子にはエッジ検出回路５からの
イネーブル信号Ｓ２が入力される。
【００３２】エッジ検出回路５は、ＣＰＵスタンバイモ
ードを解除する割り込み信号を受け、クロック信号ＣＬ
Ｋ２がＨｉｇｈレベルの間に立ちあがり、ＣＬＫ２の立
ち下がりでＬｏｗレベルとなる信号Ｓ２を出力し、信号
Ｓ２がＨｉｇｈレベルの期間、トランスファゲート６は
オンし、この期間にストップ信号Ｓ１をディレイ回路１
２で遅延させた立ち下がりエッジのみが、発振回路１へ
と伝わり、コンデンサ７による容量カップリングの作用
によって、発振回路１の過渡状態において、発振のきっ
かけを与え、その発振成長を促進する。られる。
ードを解除する割り込み信号を受け、クロック信号ＣＬ
Ｋ２がＨｉｇｈレベルの間に立ちあがり、ＣＬＫ２の立
ち下がりでＬｏｗレベルとなる信号Ｓ２を出力し、信号
Ｓ２がＨｉｇｈレベルの期間、トランスファゲート６は
オンし、この期間にストップ信号Ｓ１をディレイ回路１
２で遅延させた立ち下がりエッジのみが、発振回路１へ
と伝わり、コンデンサ７による容量カップリングの作用
によって、発振回路１の過渡状態において、発振のきっ
かけを与え、その発振成長を促進する。られる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
発振周波数の異なる二つの発振回路を備えたマイクロコ
ンピュータにおいて、ＣＰＵのスタンバイモード解除時
における発振回路の発振を加速し、発振安定待ち時間を
短縮することができる、という効果を奏する。
発振周波数の異なる二つの発振回路を備えたマイクロコ
ンピュータにおいて、ＣＰＵのスタンバイモード解除時
における発振回路の発振を加速し、発振安定待ち時間を
短縮することができる、という効果を奏する。
【００３４】その理由は、本発明においては、スタンバ
イモード解除時、第１の発振回路の発振再開直後に第１
の発振回路に与えられた、第２の発振回路からのクロッ
ク信号の立ち下がりエッジ（もしくは立ち上がりエッ
ジ）が、第１の発振回路の発振過渡状態において、容量
カップリングの作用によって、発振のきっかけを与え、
発振成長を促進するよう構成したためである。
イモード解除時、第１の発振回路の発振再開直後に第１
の発振回路に与えられた、第２の発振回路からのクロッ
ク信号の立ち下がりエッジ（もしくは立ち上がりエッ
ジ）が、第１の発振回路の発振過渡状態において、容量
カップリングの作用によって、発振のきっかけを与え、
発振成長を促進するよう構成したためである。
【図１】本発明の第一の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第一の実施例の動作を説明するための
タイミング図である。
タイミング図である。
【図３】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図４】本発明の実施例における発振回路１の構成の一
例を示す図である。
例を示す図である。
【図５】従来の発振制御回路の構成を示すブロック図で
ある。
ある。
【図６】従来の発振制御回路の問題点を説明するための
タイミング図である。
タイミング図である。
１、２ 発振回路 ３ クロック制御回路 ４ セレクタ ５ エッジ検出回路 ６ トランスファゲート ７ コンデンサ ８、９、６４ 水晶振動子 １０ ＣＰＵ １１ 周辺回路 １２ 遅延回路 ２１ トライステートインバータ ２２ 帰還抵抗 ２３ インバータ ２４、２５ トランスファゲート ２６ インバータ ５１、５８ ＳＲフリップフロップ ５２ 水晶発振回路 ５３ 自励発振回路 ５４ リセット回路 ５５、５６ タイマ ５７、５９ ＡＮＤ型論理ゲート ６０ 判定回路 ６２ クロック切替回路 ６３ トライステートバッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−220805（ＪＰ，Ａ) 特開 平２−143703（ＪＰ，Ａ) 特開 平５−75343（ＪＰ，Ａ) 特開 平３−231504（ＪＰ，Ａ) 実開 昭63−187412（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03B 5/00 - 5/42 G06F 1/04 - 1/14 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (7)
- 【請求項１】互いに発振周波数の異なる第１、第２の発
振回路を備え、前記第１の発振回路が発振停止状態で前
記第２の発振回路が発振状態にあるとき、前記第１の発
振回路の発振開始信号を受けて、前記第２の発振回路か
らの発振出力信号の立ち上がり又は立ち下がりの一方の
遷移エッジをコンデンサを介した容量カップリングによ
って前記第１の発振回路に供給し、過渡状態にある前記
第１の発振回路に発振のきっかけを与え、発振成長を促
進する、ことを特徴とする発振制御回路。 - 【請求項２】互いに発振周波数の異なる第１、第２の発
振回路を備え、 前記第１の発振回路が発振停止状態で前記第２の発振回
路が発振状態にあるとき、前記第１の発振回路の発振開
始信号を受けた際に、前記第２の発振回路からの発振出
力を入力し、該発振出力の立ち上がり又は立ち下がりの
一方の遷移エッジタイミングをアクティブ期間に含む信
号を出力するエッジ検出手段を備え、 前記第２の発振回路の出力が、コンデンサ及び第１のス
イッチを介して前記第１の発振回路の入力端に接続さ
れ、 前記エッジ検出手段が出力する信号を受けて前記第１の
スイッチがオンし、その間、前記第２の発振回路からの
発振出力の立ち上がり又は立ち下がりの一方の遷移エッ
ジが、前記コンデンサを介した容量カップリングによっ
て前記第１の発振回路に供給され、過渡状態にある前記
第１の発振回路に発振のきっかけを与え発振成長を促進
する、ことを特徴とする発振制御回路。 - 【請求項３】通常動作モード用の第１のクロックを生成
し、スタンバイモード時に発振を停止し、スタンバイモ
ードを解除して通常動作モード復帰時に、発振を再開す
るように制御される第１の発振回路と、 スタンバイモード時に前記第１のクロックよりも周波数
の低い第２のクロックを生成する第２の発振回路と、 前記第１、第２の発振回路からの第１、第２のクロック
信号を、入力した切り替制御信号で切り替えてＣＰＵに
供給するセレクタと、 前記第１の発振回路の発振開始及び停止を制御し、前記
ＣＰＵからのスタンバイモード解除通知信号を受けた際
に、前記第１の発振回路に発振開始を指示するととも
に、前記セレクタに前記切替制御信号を出力するクロッ
ク制御回路と、 前記第２の発振回路からの第２のクロックを入力とし、
前記ＣＰＵからのスタンバイ解除通知信号を受けた際
に、前記第２のクロックの立ち上がり又は立ち下がりの
一方の遷移エッジを検出して、前記第２のクロックの立
ち上がり又は立ち下がりの一方の遷移エッジタイミング
をアクティブ期間に含む制御信号を出力するエッジ検出
回路と、 前記第２の発振回路の出力端と前記第１の発振回路の入
力端との間に直列に接続されたトランスファゲートとコ
ンデンサと、 を備え、 前記トランスファゲートの制御端子には、前記エッジ検
出回路から出力される前記制御信号が入力され、 スタンバイモード解除時、前記エッジ検出回路が出力す
る前記制御信号を受けてオン状態とされた前記トランス
ファゲートを介して、前記第２の発振回路からの前記第
２のクロックの立ち上がり又は立ち下がりの一方の遷移
エッジが、前記コンデンサを介した容量カップリングに
よって前記第１の発振回路に供給され、過渡状態にある
前記第１の発振回路に発振のきっかけを与え発振成長を
促進することを特徴とする発振制御回路。 - 【請求項４】通常動作モード用の第１のクロックを生成
し、スタンバイモード時に発振を停止し、スタンバイモ
ードを解除して通常動作モード復帰時に、発振を再開す
るように制御される第１の発振回路と、 スタンバイモード時に前記第１のクロックよりも周波数
の低い第２のクロックを生成する第２の発振回路と、 前記第１、第２の発振回路からの第１、第２のクロック
信号を、入力した切替制御信号で切り替えてＣＰＵに供
給するセレクタと、 前記第１の発振回路の発振開始及び停止を制御し、前記
ＣＰＵからのスタイバイモード解除通知信号を受けた際
に、前記第１の発振回路に発振開始を指示するととも
に、前記セレクタに前記切替制御信号を出力するクロッ
ク制御回路と、 前記第２の発振回路からの第２のクロックを入力し、前
記ＣＰＵからのスタンバイ解除通知信号を受けた際に、
前記第２のクロックの立ち上がり又は立ち下がりの一方
の遷移エッジを検出して前記第２のクロックの立ち上が
り又は立ち下がりの一方の遷移エッジタイミングをアク
ティブ期間に含む制御信号を出力するエッジ検出回路
と、 前記クロック制御回路の発振開始信号出力端と前記第１
の発振回路の入力端との間に直列に接続された、遅延回
路、トランスファゲート、及びコンデンサと、 を備え、 前記トランスファゲートの制御端子には、前記エッジ検
出回路から出力される前記制御信号が入力され、 スタンバイモード解除時、前記エッジ検出回路が出力す
る前記制御信号を受けてオン状態とされた前記トランス
ファゲートを介して前記クロック制御回路から発振開始
信号を前記遅延回路で遅延させた立ち上がり又は立ち下
がりの一方の遷移エッジが、前記コンデンサを介した容
量カップリングによって前記第１の発振回路に供給さ
れ、過渡状態にある前記第１の発振回路に発振のきっか
けを与え発振成長を促進することを特徴とする発振制御
回路。 - 【請求項５】前記第１、第２の発振回路が、第１、第２
の入力端子間に水晶振動子の両端が接続されると共に、
インバータ回路の入力端及び出力端、帰還抵抗と第２の
スイッチとが並列接続されてなる水晶発振回路よりな
り、発振開始信号がオフ時に、前記第２のスイッチがオ
フするとともに前記インバータ回路もオフする、ことを
特徴とする請求項１乃至３のいずれか一に記載の発振制
御回路。 - 【請求項６】前記インバータの出力と固定電位との間に
第３のスイッチを備え、発振開始信号がオフ時に、前記
第３のスイッチがオンし、前記インバータがオフすると
ともに前記インバータの出力を固定電位とする、ことを
特徴とする請求項５記載の発振制御回路。 - 【請求項７】請求項１乃至６のいずれか一に記載の発振
制御回路を備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10270676A JP2954199B1 (ja) | 1998-09-25 | 1998-09-25 | 発振制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10270676A JP2954199B1 (ja) | 1998-09-25 | 1998-09-25 | 発振制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2954199B1 true JP2954199B1 (ja) | 1999-09-27 |
| JP2000101347A JP2000101347A (ja) | 2000-04-07 |
Family
ID=17489403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10270676A Expired - Lifetime JP2954199B1 (ja) | 1998-09-25 | 1998-09-25 | 発振制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2954199B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4650754B2 (ja) * | 2002-01-11 | 2011-03-16 | 有限会社ピエデック技術研究所 | 水晶ユニットの製造方法と水晶発振器の製造方法 |
| KR101288923B1 (ko) | 2007-09-19 | 2013-07-24 | 엠텍비젼 주식회사 | 클럭 제공 회로 및 그 방법 |
| KR20140038737A (ko) | 2012-09-21 | 2014-03-31 | 삼성전자주식회사 | 반도체 장치 및 그에 따른 동작 클럭 게이팅 방법 |
-
1998
- 1998-09-25 JP JP10270676A patent/JP2954199B1/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000101347A (ja) | 2000-04-07 |
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Legal Events
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|---|---|---|---|
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