JPH0818338A - 発振回路 - Google Patents

発振回路

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JPH0818338A
JPH0818338A JP6167435A JP16743594A JPH0818338A JP H0818338 A JPH0818338 A JP H0818338A JP 6167435 A JP6167435 A JP 6167435A JP 16743594 A JP16743594 A JP 16743594A JP H0818338 A JPH0818338 A JP H0818338A
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雅博 伊藤
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    • H—ELECTRICITY
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H03K3/03—Astable circuits
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Crystallography & Structural Chemistry (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 発振オン，オフ制御時の出力波形の安定化を
図った発振回路を提供する。 【構成】 発振回路本体１０は、２入力の第１のＮＡＮ
Ｄゲート１１と、帰還抵抗１２、振動子１３、及びキャ
パシタＣ１，Ｃ２により構成される。ＮＡＮＤゲート１
１の一つの入力端子は、発振のオン，オフ制御を行う第
１の制御信号ＣＴＲ１が入る制御端子１７となる。発振
回路本体１０の出力端子は、２段のインバータ１４，１
５を介して２入力の第２のＮＡＮＤゲート１６の入力端
子に接続されている。第２のＮＡＮＤゲート１６のもう
一つの入力端子は、第２の制御信号ＣＴＲ２が入る制御
端子１８につながる。第２のＮＡＮＤゲート１６は、発
振出力を第２の制御信号ＣＴＲ２によって所定時間マス
キングするために用いられ、その出力が最終クロック出
力ＭＣＫとなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ＬＳＩのパワーセー
ブ機能やクロック停止スタンバイ機能等の実現に好適な
オンオフ制御型の発振回路に関する。
【０００２】
【従来の技術】従来より、水晶振動子と増幅回路を組み
合わせて構成される発振回路が知られている。この種の
発振回路において、増幅回路の出力を制御して発振のオ
ン，オフ制御を可能としたものがある。例えば、２入力
ＮＡＮＤゲートを用いて、その一つの入力端子と出力端
子の間に水晶振動子及び帰還抵抗を接続し、入出力端子
にそれぞれ共振用キャパシタを接続して、ＮＡＮＤゲー
トのもう一つの入力端子を制御端子としたものが知られ
ている（例えば、特開平６−２９７４３号公報）。
【０００３】上述の制御端子付き発振回路は、制御端子
に入る制御信号が高レベルになると、ＮＡＮＤゲートは
インバータとして機能し、電圧増幅回路として働いて発
振出力が得られる。制御信号が低レベルになるとＮＡＮ
Ｄゲートの出力は高レベルに固定され、発振動作は停止
する。この種の発振回路において、低電源電圧の条件下
で微小電圧のクロックを発生させようとすると、制御信
号を高レベルにして発振回路を起動してから発振動作が
安定するまでにある程度の時間がかかる。前出の特開平
６−２９７４３号公報では、起動してから発振が安定す
るまでの時間を如何に短縮するかという点に着目してい
る。
【０００４】
【発明が解決しようとする課題】しかし、従来のオン，
オフ制御機能付き発振回路においては、発振オフ制御時
に発生するグリッチ、オン制御時の安定発振に至るまで
の過渡期間に発生するグリッチ、更にデューティバラン
スのくずれ、といった未だ解決されていない問題があ
る。これらの現象は、ＬＳＩのパワー制御やＬＳＩ処理
プロセスのモニター機能等のために発振回路を任意の動
作状態でそのまま停止したり、更にその状態から復帰し
たりといった制御を行う場合に、その動作を確実に保証
できなくなる原因となる。
【０００５】この発明は、上記事情を考慮してなされた
もので、発振オン，オフ制御の際にグリッチを発生させ
ることなく、またデューティ比や出力電圧レベルの安定
化を図った発振回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る発振回路
は、第１に、振動子と制御型増幅回路を有し、第１の制
御信号により発振のオン，オフ制御を行う制御手段を有
する発振回路本体と、この発振回路本体の出力部に設け
られてその発振出力を第２の制御信号によりマスキング
するためのゲート手段とを備えたことを特徴としてい
る。
【０００７】この発明に係る発振回路は、第２に、上述
の基本構成に加えて、前記第１の制御信号を前記発振回
路本体の発振オフ制御時に発振出力に同期させて発生さ
せる第１の同期回路手段と、前記第２の制御信号を前記
発振回路本体の発振オン制御された後の発振出力に同期
させて発生させる第２の同期回路手段とを備えたことを
特徴としている。
【０００８】この発明に係る発振回路は、第３に、上述
の基本構成に加えて、前記発振回路本体の発振オフ制御
時に計数値がリセットされ、発振オン制御後に発振出力
を計数して所定計数値でパルス出力を出すカウント手段
と、前記発振回路本体のオフ制御時及び前記カウント手
段からのパルス出力時に同期させて、前記発振回路本体
の発振オフ制御時から再度発振オン制御された後所定時
間発振出力をマスキングするような同期化された前記第
２の制御信号の自動発生回路手段とを備えたことを特徴
としている。
【０００９】この発明に係る発振回路は、第４に、上述
の基本構成に加えて、前記第１の制御信号を前記発振回
路本体の発振オフ制御時に発振出力に同期させて発生さ
せる第１の同期回路手段と、前記第２の制御信号を前記
発振回路本体の発振オン制御された後の発振出力に同期
させて発生させる第２の同期回路手段とを備え、且つ前
記制御型増幅回路、ゲート手段、第１及び第２の同期回
路手段がＬＳＩチップに集積形成されて、前記ＬＳＩは
前記第１の制御信号またはその時間幅を拡張した信号を
制御出力信号として外部に取り出す制御出力端子と、前
記第２の制御信号を発生させるために前記第２の同期回
路手段に供給される制御入力信号を外部から取り込む制
御入力端子を有することを特徴としている。ここで例え
ば、上述の制御出力端子と制御入力端子の間には、前記
制御出力信号から前記制御入力信号を発生させる外部時
定数型遅延回路が取り付けられる。
【００１０】
【作用】この発明による発振回路では、発振回路本体の
オン，オフ制御を行う第１の制御信号と別に、第２の制
御信号によって発振出力をマスキングして固定レベルに
設定できるように、出力部にゲート手段が設けられてい
る。このゲート手段によって、第１の制御信号により発
振オン，オフ制御の瞬間に発生するグリッチをマスキン
グして、最終出力でのグリッチ発生を防止することがで
きる。またゲート手段により、発振回路がオン制御され
た後のデューティ比や出力レベルの不安定な状態の出力
をマスキングすることで、安定出力を取り出すことがで
きる。
【００１１】上述の基本構成では、第１及び第２の制御
信号を発振出力に同期させて発生しないと、発振出力と
の位相関係によっては未だ、第１及び第２の制御信号の
エッジでグリッチが発生する可能性が残る。第２の発明
では、第１及び第２の制御信号を発振出力と同期をとっ
て発生させることにより、グリッチの発生を確実に防止
することができる。
【００１２】第３の発明によると、第２の制御信号を、
第１の制御信号に基づいてカウンタや同期回路手段によ
り内部的に自動発生させることで、制御性が向上する。
第４の発明によると、ＬＳＩチップ内蔵の好ましい発振
回路が得られる。ＬＳＩ端子として設けられる制御出力
端子及び制御入力端子は直結してもよいし、必要に応じ
て適当に時定数型遅延回路を外付けすれば、発振出力の
過渡期間のマスキング時間を簡単にＬＳＩ外部で調整す
ることができる。
【００１３】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の第１の実施例に係る発振
回路である。発振回路本体１０は、２入力の第１のＮＡ
ＮＤゲート１１と、そのひとつの入力端子Ｎ１と出力端
子Ｎ２間に接続された帰還抵抗１２、振動子１３、及び
入出力端子と基準電位端の間にそれぞれ設けられたキャ
パシタＣ１，Ｃ２等により構成されている。振動子１３
は水晶振動子やセラミック振動子である。第１のＮＡＮ
Ｄゲート１１のもう一つの入力端子Ｎ３は、発振のオ
ン，オフ制御を行う第１の制御信号ＣＴＲ１が入る制御
端子１７となる。
【００１４】発振回路本体１０の出力端子Ｎ２は、２段
のインバータ１４，１５を介して２入力の第２のＮＡＮ
Ｄゲート１６の一つの入力端子に接続されている。この
第２のＮＡＮＤゲート１６のもう一つの入力端子は、第
２の制御信号ＣＴＲ２が入る制御端子１８につながって
いる。この第２のＮＡＮＤゲート１６は、発振出力を第
２の制御信号ＣＴＲ２によって所定時間マスキングする
ために用いられるもので、その出力が最終クロック出力
ＭＣＫとなる。
【００１５】この実施例の発振回路の動作を、図２のタ
イミング図を用いて説明する。第１の制御信号ＣＴＲ１
が高レベルのとき、第１のＮＡＮＤゲート１１はインバ
ータ増幅器として働いて発振動作する。図２は、時刻ｔ
１に第１の制御信号ＣＴＲ１が低レベルになって発振オ
フ制御がなされ、その後時刻ｔ２で再度発振オン制御さ
れた場合の動作波形を示している。端子Ｎ２の出力をイ
ンバータ１４で反転したクロックＸＣＫ０と、端子Ｎ１
に得られるクロックＸＣＫ１とは、図示のように定常発
振状態では同相クロックとなる。
【００１６】時刻ｔ２で発振オフ状態からオン状態に切
替えられると、安定出力が得られるまで、図のｔ２−ｔ
３の起動期間、引き続くｔ３−ｔ４まで過渡期間を必要
とする。この起動期間及び過渡期間をトータルした出力
安定化に要する時間は、発振回路本体１０の構成により
異なるが、一般に、水晶振動子を用いた場合は１０〜１
００ms、セラミック振動子を用いた場合１〜５msであ
る。この過渡状態において、振動子出力クロックＸＣＫ
１は図示のようにレベル、同期共に保証されず、従って
発振出力クロックＸＣＫ０には図示のようにグリッチが
発生し、またデューティ比のランダムな信号となる。
【００１７】そこでこの実施例においては、図２に示す
ように、第１の制御信号ＣＴＲ１の発振オフ制御の時刻
ｔ１に合わせて第２の制御信号ＣＴＲ２を低レベルに設
定し、これを発振オフ期間及びその後再度発振オン制御
された後の出力安定化に要する期間低レベルを保った
後、時刻ｔ４で高レベルに復帰させる。この期間、第２
のＮＡＮＤゲート１６の出力は高レベルに固定され、発
振出力がマスキングされたことになる。その後安定した
最終クロックＭＣＫが得られる。従って第１の制御信号
ＣＴＲ１により発振オン，オフ制御の瞬間に発生するグ
リッチもマスキングされる。また、発振回路が起動され
た後のデューティ比や出力レベルの不安定な状態の出力
がマスキングされて、安定出力を取り出すことができ
る。
【００１８】図３は、この発明の第２の実施例に係る発
振回路である。なお以下の実施例において、図１の実施
例と対応する部分には図１と同一符号を付して詳細な説
明は省く。この実施例では、第１の制御信号ＣＴＲ１及
び第２の制御信号ＣＴＲ２を出力クロックＸＣＫ０に同
期させて発生させるための同期回路手段として、それぞ
れ第１のＤタイプフリップフロップ３１及び第２のＤタ
イプフリップフロップ３４が用いられている。
【００１９】第１のＤタイプフリップフロップ３１は、
クロック端子に発振回路出力クロックＸＣＫ０が入力さ
れ、データ入力端子に制御端子３５からの制御信号Ｉ１
が入力され、この制御信号Ｉ１がインバータ３２により
反転されてリセット端子に入力されて、ダイレクトセッ
ト型フリップフロップが構成されている。この第１のフ
リップフロップ３１の出力が第１の制御信号ＣＴＲ１と
して、発振回路本体１０のＮＡＮＤゲート１１の一つの
入力端子に供給される。
【００２０】第２のＤタイプフリップフロップ３４は、
発振出力クロックＸＣＫ０をインバータ１５で反転した
出力クロックと、制御端子３６から供給される制御信号
Ｉ２とのＮＡＮＤ論理をとるＮＡＮＤゲート３３の出力
がクロック端子に入力され、データ端子は高レベル（電
源電圧）に固定され、リセット端子に第１の制御信号Ｃ
ＴＲ１が入力されて、ダイレクトリセット型フリップフ
ロップが構成されている。
【００２１】図４は、この実施例の発振回路の動作タイ
ミング図である。図１の実施例においては、第１，第２
の制御信号ＣＴＲ１，ＣＴＲ２は出力クロックとの同期
をとっていないため、グリッチの発生可能性が完全にな
くなるわけではない。図４には、非同期の制御信号Ｉ１
及びＩ２がそのまま図１の実施例での第１の制御信号及
び第２の制御信号として用いられた場合に、最終出力ク
ロックＭＣＫにグリッチが発生する様子を示している。
即ち制御信号Ｉ１が低レベルになるタイミングが出力ク
ロックＭＣＫの低レベル期間であると、図示のように発
振オフ制御の瞬間に一つのグリッチＰ１が出る可能性が
ある。また制御信号Ｉ２による発振出力オンの瞬間に
も、図示のようにグリッチＰ２が発生する可能性があ
る。
【００２２】図４の実施例では、次に述べるようにこの
様なグリッチ発生も確実に防止される。この実施例で
は、発振オフ制御を行うために制御信号Ｉ１が低レベル
になったとき（ｔ１）、そのタイミングが出力クロック
ＸＣＫ０の低レベル期間であると、第１のフリップフロ
ップ３１はその後出力クロックＸＣＫ０の立上がりタイ
ミング（ｔ２）で出力が低レベルになる。つまり発振オ
フ制御時、第１の制御信号ＣＴＲ１は、出力クロックＸ
ＣＫ０の立上がりに同期して立ち下がる。そしてこの第
１の制御信号ＣＴＲ１が低レベルになることで発振が停
止して、最終出力レベルが固定されるから、発振オフ制
御時のグリッチ発生はなくなる。
【００２３】第１の制御信号ＣＴＲ１が低レベルになる
と、これにより第２のフリップフロップ３４はダイレク
トリセットされる。従って、図４に示すように、制御信
号Ｉ２の低レベルになるタイミングとは独立に、第２の
制御信号ＣＴＲ２が低レベルになる。
【００２４】時刻ｔ３で制御信号Ｉ１が高レベルにな
り、従って第１の制御信号ＣＴＲ１が高レベルになって
発振回路が再度オン制御されると、その後ｔ３−ｔ４の
起動期間及び引き続くｔ４−ｔ５の出力安定化期間を経
て安定出力が得られることは前述の通りである。制御信
号Ｉ２がタイミングｔ６で高レベルになると、その後、
ＮＡＮＤゲート３３よって出力クロックＸＣＫ０の低レ
ベルがネガティブパルスとなって第２のフリップフロッ
プ３４のクロックとして動作する。
【００２５】従って、図４に示すように制御信号Ｉ２の
高レベルになるタイミングが出力クロックＸＣＫ０の低
レベル期間であると、その後出力クロックＸＣＫ０が立
ち上がるタイミングｔ７で第２のフリップフロップ３４
は出力が高レベルになる。即ち、発振出力オン制御時に
は、出力クロックＸＣＫ０の立上がりに同期して第２の
制御信号ＣＴＲ２が立ち上がる。この第２の制御信号Ｃ
ＴＲ２の立上がりによりマスキングが解除されて最終出
力クロックＭＣＫが取り出されるから、発振出力オン制
御時もグリッチが発生することはない。
【００２６】ここまでの実施例では、発振回路本体１０
をオン，オフ制御する制御信号（図１の場合のＣＴＲ
１，図３の場合のＩ１）と、発振出力を所定時間マスキ
ングして最終出力クロックＭＣＫを出す制御信号（図１
の場合のＣＴＲ２、図３の場合のＩ２）とは、他の回路
で生成して供給することが必要である。これは発振回路
本体１０の構成、即ち振動子の種類やキャパシタの容量
が如何なるものであっても対応することができるという
点で有利である。
【００２７】しかし反面、発振出力をマスキングするた
めの制御信号ＣＴＲ２あるいはＩ２は、発振出力が確実
に安定化するまでの充分な時間を管理して生成しなけれ
ばならない。このような制御信号発生手段を周辺のハー
ドウェア回路で実現しようとすると、回路規模が大きく
なったり、安定性の点でも問題がある。また、マイコン
やホスト側ＣＰＵのソフトウェアで実現しようとする
と、タイマー制御等のプログラム上の負担が大きくな
る。
【００２８】図５は、以上の点を考慮して、発振出力マ
スキング用の制御信号を内部的に自動発生させるように
した第３の実施例の発振回路である。この実施例では、
他から供給される発振オフ制御用の第１の制御信号ＣＴ
Ｒ１に基づいて、出力マスキング用の第２の制御信号Ｃ
ＴＲ２を内部的に自動発生させるために、カウンタ５
１、Ｄタイプフリップフロップ５２及びデコーダ５３が
設けられている。
【００２９】カウンタ５１は、第１の制御信号ＣＴＲ１
の立下がりでリセットされ、その後オン制御された発振
回路の不安定状態を含む出力クロックＸＣＫ０の反転信
号をクロックとしてカウント動作を行う。このカウンタ
５１の所定の計数値ｎでパルス出力を出すようにデコー
ダ５３が設けられている。デコーダ５３はこの実施例の
場合、セレクタ信号ＳＥＬにより各種デコード値をプロ
グラマブルに出力し、あるいはカウンタ５１の任意の計
数値でパルス出力を出せるようになっている。
【００３０】フリップフロップ５２は、図３の第２のフ
リップフロップ３４に相当するもので、データ入力端子
は高レベルに固定され、第１の制御信号ＣＴＲ１がリセ
ット端子に入力され、デコーダ５３の出力がクロックと
して入力されて、第２の制御信号ＣＴＲ２を発生するよ
うになっている。従って、カウンタ５１及びデコーダ５
３の部分は、フリップフロップ５２により第１の制御信
号ＣＴＲ１をベースにして発生する第２の制御信号ＣＴ
Ｒ２の立上がりタイミングを、第１の制御信号ＣＴＲ１
のそれに対して所定時間遅らせるための一種のパルス幅
拡張回路を構成している。
【００３１】図６は、この実施例の発振回路の動作タイ
ミング図である。第１の制御信号ＣＴＲ１が低レベルに
なるタイミングｔ１で、先の各実施例と同様に発振オフ
制御がなされる。このとき同時にフリップフロップ５２
はリセットされて、その出力ＯＰ２、即ち第２の制御信
号ＣＴＲ２が低レベルになる。またカウンタ５１もリセ
ットされる。そして時刻ｔ２で第１の制御信号ＣＴＲ１
が立ち上がって発振回路が起動されると、カウンタ５１
はその後発振回路本体１０から出力される不安定状態を
含むクロックのカウント動作を行う。
【００３２】デコーダ５３は、ｔ２−ｔ３の起動期間、
及びｔ３−ｔ４の過渡期間を越えてカウンタ５１の計数
値がｎになったときに出力パルスＯＰ１を出すように予
め設定されている。そして、時刻ｔ５でデコーダ５３が
出力パルスＯＰ１を出すと、これがフリップフロップ５
２にクロックとして入力されて、フリップフロップ５２
がセットされ、その出力ＯＰ２、即ち第２の制御信号Ｃ
ＴＲ２が高レベルになる。これにより発振出力のマスキ
ングが解除されて、出力クロックＸＣＫ０の立下がりタ
イミングｔ６から最終出力クロックＭＣＫが得られる。
【００３３】以上のようにこの実施例によれば、発振出
力のマスキングを行う第２の制御信号ＣＴＲ２は、第１
の制御信号ＣＴＲ１の立下がりに同期して立下がり、そ
の後発生される出力クロック数がある値に達した後出力
クロックに同期して立ち上がるように、内部的に自動発
生される。また、第２の制御信号ＣＴＲ２の立上がりタ
イミングを遅らせるためのカウンタ５１及びデコーダ５
３からなるパルス幅拡張回路部を、セレクト信号ＳＥＬ
により可変制御できるようにしておけば、発振回路の振
動特性に応じて復帰起動時間の最適設定を行うことが可
能である。特に優れた振動特性を示す発振回路の場合
に、マスキング時間を無用に大きくすることなく、復帰
時間の短縮ができる。
【００３４】ここで、カウンタ５１のビット数及びデコ
ーダ５３のデコード値ｎは、発振回路の発振周波数と、
起動特性（即ち起動から出力安定化までに要する時間）
に応じて最適設定することが望ましい。一般的には、発
振周波数が高くなる程、オン制御からの起動期間及び出
力安定化までの過渡期間は短くなる。また、起動期間に
は、カウンタ５１を動作させるほどの出力クロックＸＣ
Ｋ０はそれ程発生しない。従って発振周波数に比例して
カウンタ５１の段数を大きくするといった必要はない。
少なくとも、カウンタ５１が動作するスレッショルド電
圧レベル付近で過渡動作している期間を充分カバーでき
るように、カウンタ５１の段数とデコード値を設定すれ
ば、効果が得られる。
【００３５】図７は、この発明に係る発振回路の主要部
をＬＳＩチップ内に集積形成した第４の実施例の構成で
ある。一点鎖線で囲んだ部分がＬＳＩ内部回路として集
積される部分である。この実施例では発振回路本体１０
の帰還抵抗１２、振動子１３及びキャパシタＣ１，Ｃ２
は、ＬＳＩ端子７５，７６に外付けされる。但し、帰還
抵抗１２やキャパシタＣ１，Ｃ２はＬＳＩチップ内に形
成してもよい。発振回路の他の部分、第１の制御信号Ｃ
ＴＲ１を同期発生させるための第１の同期回路７１、第
２の制御信号ＣＴＲ２を同期発生させるための第２の同
期回路７２、及び第１の制御信号ＣＴＲ１の立上がりタ
イミングを遅らせるパルス幅拡張回路７３は、ＬＳＩ内
部に構成される。
【００３６】ここで第１の同期回路７１は、図３の実施
例に示すＤタイプフリップフロップ３１及びインバータ
３２の部分に相当するもので、外部制御端子７７からこ
れに制御信号Ｉ１が供給される。従ってこの同期回路７
１は、図３の実施例で説明したように、制御信号Ｉ１が
低レベルになると、その後出力クロックの立上がりに同
期して立ち下がる第１の制御信号ＣＴＲ１を発生させ
る。第２の同期回路７２は、図３の実施例のフリップフ
ロップ３４あるいは図５の実施例のフリップフロップ５
２に相当するもので、第２の制御信号ＣＴＲ２を発生さ
せる。パルス幅拡張回路７３は図５の実施例におけるカ
ウンタ５１、デコーダ５３及びフリップフロップ５２に
より構成された部分に相当する。
【００３７】パルス幅拡張回路７３から発生される制御
出力信号ＯＰ２は、ＬＳＩの制御出力端子７９から外部
に取り出される。また第２の制御信号ＣＴＲ２を発生さ
せるための同期回路７２に供給される制御入力信号ＯＰ
３（図３の実施例の内部制御信号Ｉ２となるもの）は、
ＬＳＩの制御入力端子７８から取り込まれる。図７にお
いては、これらの制御出力端子７９と制御入力端子７８
の間に時定数回路７４が外付けされた場合を示してい
る。
【００３８】時定数回路７４は、パルス幅拡張回路７３
から取り出される制御出力信号ＯＰ２を所定時間遅延さ
せて制御入力信号ＯＰ３として制御入力端子７８に供給
するものである。この時定数回路７４としては例えば、
抵抗とコンデンサより構成される簡単な遅延回路、ある
いは汎用ＴＴＬを用いて実現できるワンショットマルチ
バイブレータ等が用いられる。なおパルス幅拡張回路７
３をＬＳＩ内部に設けることなく、図７に破線で示すよ
うに第１の制御信号ＣＴＲ１をそのまま制御出力信号Ｏ
Ｐ２として外部に取り出すことも可能である。
【００３９】時定数回路７４を外付けするのは一つの使
用形態であって、例えば制御入力端子７８から取り込む
制御入力信号ＯＰ３は、図３の実施例で説明したと同様
に他の回路で作られたものでもよい。あるいはまた、制
御出力端子７９と制御入力端子７８を直結して、パルス
幅拡張回路７３から出力される制御出力信号ＯＰ２をそ
のまま制御入力信号ＯＰ３として制御入力端子７８に供
給して、これにより第２の制御信号ＣＴＲ２を発生させ
るようにしてもよい。
【００４０】図８は、図７に示す実施例の時定数回路７
４を接続した場合の動作タイミング図である。内部制御
信号Ｉ１から第１の同期回路７１により第１の制御信号
ＣＴＲ１が生成されること、及びこの第１の制御信号Ｃ
ＴＲ１に基づいてパルス幅拡張回路７３によりΔｔ２だ
けパルス幅が伸ばされた制御出力信号ＯＰ２が得られる
ことは、先の実施例で説明した通りである。時定数回路
７４が簡単な遅延回路である場合、制御出力信号ＯＰ２
が制御出力端子７９から取り出されて時定数回路７４を
通ると、図８に示すようにその立上がり及び立下がりが
なだらかになった制御入力信号ＯＰ３−Ａが得られる。
【００４１】いま、制御入力端子７８がシュミットトリ
ガ機能を持つとすると、制御入力信号ＯＰ３−Ａから、
図示のように制御出力信号ＯＰ２に対して立下がり及び
立上がりがそれぞれΔｔ１，Δｔ３だけ遅れた内部制御
信号Ｉ２が得られる。この内部制御信号Ｉ２に基づい
て、第２の同期回路７２により出力マスキング用の第２
の制御信号ＣＴＲ２が得られる。従って内部制御信号Ｉ
２の低レベル期間が、発振オフ制御タイミングｔ１か
ら、再度発振オン制御された後の起動期間ｔ３−ｔ４、
出力安定化期間ｔ４−ｔ５を含む時間帯をカバーできる
大きさであれば、安定出力を得ることができる。
【００４２】また、図７の時定数回路７４をワンショッ
トマルチバイブレータで構成して、第１の制御信号ＣＴ
Ｒ１を外部に取り出してこの時定数回路７４に入れた場
合には、図８に示すように、第１の制御信号ＣＴＲ１の
立下がりに同期して幅Δｔ４の制御入力信号ＯＰ３−Ｂ
を得ることができる。この場合も時間幅Δｔ４を選べ
ば、同様に不安定出力をマスキングして安定出力を得る
ことができる。
【００４３】以上のようにこの実施例によれば、パルス
幅拡張回路７３を内部に備えて且つ、制御出力端子７９
と制御入力端子７８を直結すれば、マスキング用の第２
の制御信号ＣＴＲ２を自動生成することができる。そし
てパルス幅拡張回路７３のカウンタ段数不足等により充
分な発振出力マスキングの時間が得られない場合には、
簡単な時定数回路７４を外付けすることにより、必要な
マスキング時間を得ることができる。また、パルス幅拡
張回路７３を設けず、第１の制御信号ＣＴＲ１を外部に
取り出した場合には、単にこれを遅延して制御入力端子
７８から取り込んでも必要なマスキング時間幅が得られ
ない場合も生じる。その場合には、時定数回路７４とし
てワンショットマルチバイブレータ等を用いることによ
り、必要なパルス幅の第２の制御信号ＣＴＲ２を自動生
成することが可能になる。
【００４４】
【発明の効果】以上述べたようにこの発明によれば、振
動子発振をオン，オフ制御する制御手段とは別に、発振
出力の取り出しを選択的に制御するゲート手段を出力部
に設けることによって、発振回路本体のオン，オフ制御
の瞬間や起動後の不安定出力期間に発生するグリッチの
最終出力への影響を確実に防止し、レベルやデューティ
比の安定な発振出力を得ることができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例による発振回路を示
す。
【図２】 同実施例の動作タイミング波形を示す。
【図３】 この発明の第２の実施例による発振回路を示
す。
【図４】 同実施例の動作タイミング波形を示す。
【図５】 この発明の第３の実施例による発振回路を示
す。
【図６】 同実施例の動作タイミング波形を示す。
【図７】 この発明の第４の実施例による発振回路を示
す。
【図８】 同実施例の動作タイミング波形を示す。
【符号の説明】
１０…発振回路本体、１１…ＮＡＮＤゲート、１２…帰
還抵抗、１３…振動子、Ｃ１，Ｃ２…キャパシタ、１
４，１５…インバータ、１６…ＮＡＮＤゲート、ＣＴＲ
１…第１の制御信号、ＣＴＲ２…第２の制御信号、３１
…Ｄタイプフリップフロップ、３２…インバータ、３３
…ＮＡＮＤゲート、３４…Ｄタイプフリップフロップ、
５１…カウンタ、５２…Ｄタイプフリップフロップ、５
３…デコーダ、７１…第１の同期回路、７２…第２の同
期回路、７３…パルス幅拡張回路、７４…時定数回路。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 振動子と制御型増幅回路を有し、第１の
    制御信号により発振のオン，オフ制御を行う制御手段を
    有する発振回路本体と、 この発振回路本体の出力部に設けられてその発振出力を
    第２の制御信号によりマスキングするためのゲート手段
    とを備えたことを特徴とする発振回路。
  2. 【請求項２】 振動子と制御型増幅回路を有し、第１の
    制御信号により発振のオン，オフ制御を行う制御手段を
    有する発振回路本体と、 この発振回路本体の出力部に設けられてその発振出力を
    第２の制御信号によりマスキングするためのゲート手段
    と、 前記第１の制御信号を前記発振回路本体の発振オフ制御
    時に発振出力に同期させて発生させる第１の同期回路手
    段と、 前記第２の制御信号を前記発振回路本体が発振オン制御
    された後の発振出力に同期させて発生させる第２の同期
    回路手段とを備えたことを特徴とする発振回路。
  3. 【請求項３】 振動子と制御型増幅回路を有し、第１の
    制御信号により発振のオン，オフ制御を行う制御手段を
    有する発振回路本体と、 この発振回路本体の出力部に設けられてその発振出力を
    第２の制御信号によりマスキングするためのゲート手段
    と、 前記発振回路本体の発振オフ制御時に計数値リセット
    し、その後発振オン制御された後の発振出力を計数して
    所定計数値でパルス出力を出すカウント手段と、 前記発振回路本体のオフ制御時及びオフ制御後に前記カ
    ウント手段からのパルス出力時まで発振出力をマスキン
    グするような前記第２の制御信号の自動発生回路手段と
    を備えたことを特徴とする発振回路。
  4. 【請求項４】 振動子と制御型増幅回路を有し、第１の
    制御信号により発振のオン，オフ制御を行う制御手段を
    有する発振回路本体と、 この発振回路本体の出力部に設けられてその発振出力を
    第２の制御信号によりマスキングするためのゲート手段
    と、 前記第１の制御信号を前記発振回路本体の発振オフ制御
    時に発振出力に同期させて発生させる第１の同期回路手
    段と、 前記第２の制御信号を前記発振回路本体が発振オン制御
    された後の発振出力に同期させて発生させる第２の同期
    回路手段とを有し、且つ前記制御型増幅回路と、ゲート
    手段、第１及び第２の同期回路手段がＬＳＩチップに集
    積形成されて、前記ＬＳＩは前記第１の制御信号または
    その時間幅を拡張した信号を制御出力信号として外部に
    取り出す制御出力端子と、前記第２の制御信号を自動発
    生させるために前記第２の同期回路手段に供給される制
    御入力信号を外部から取り込む制御入力端子を有するこ
    とを特徴とする発振回路。
  5. 【請求項５】 請求項４に記載の発振回路において、前
    記制御出力端子と前記制御入力端子の間に、前記制御出
    力信号から前記制御入力信号を発生させる外部時定数型
    の遅延回路が取り付けられていることを特徴とする発振
    回路。
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