JP2716386B2 - クロック出力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック出力回路に関
し、特にＣＰＵへのシステムクロックを供給する発振回
路を有するシングルチップマイクロコンピュータのクロ
ック回路に関する。

【０００２】

【従来の技術】従来の発振回路を有するシングルチップ
マイクロコンピュータのクロック回路としては、特開昭
６２−２６７８１６号公報がある。その構成は、図８に
示すように、電源投入後、発振信号ｆを出力する発振回
路３２と、発振信号ｆを入力してシステムクロックａを
出力するシステムクロック発生回路２３と、オートリセ
ット信号ｅを出力するオートリセット回路３７と、前記
システムクロックａとオートリセット信号ｅを入力して
リセット遅延信号ｉを出力するリセット遅延回路３４
と、リセット遅延信号ｉを入力してシステムリセット信
号ｊを出力するシステムリセット発生回路３５と、シス
テムクロックａとシステムリセット信号ｊを入力するＣ
ＰＵ３６とを有している。図９は、発振回路３２の一例
の回路図である。この回路は、水晶振動子９の入出力間
に二個のコンデンサＣ２とバッファ８と抵抗Ｒ１１とを
接続し、その発振出力ｆをインバータ１１を介して出力
している。

【０００３】次に、図８のブロック図および図１０のそ
のタイミング波形図を参照して説明する。オートリセッ
ト回路３７は、電源電圧を常にモニターし、ＣＰＵ３６
の動作可能電圧Ｍに達しているか否かを判定した信号を
出力するものである。まず電源投入をすると発振回路３
２は直ちに発振動作を開始する。ここで、オートリセッ
ト信号ｅは、電源投入後電源電圧がＣＰＵの動作可能電
圧になり、次第にインアクティブレベルとなる。この
時、電源投入時から発振回路３２の発振クロックｆが発
振安定状態までになるのに要する時間をｔ０とする。

【０００４】一方、システムリセット発生回路３５のリ
セット信号ｊが解除されるまでの時間をｔｎとする。発
振回路３２で生成された発振クロックｆは、システムク
ロック発生回路３３に取り込まれシステムクロックａと
なる。このシステムクロックａを用いてリセット遅延回
路３４を動作させる。このリセット遅延回路３４は、オ
ートリセット信号ｅがインアクティブ（ＨＩＧＨ）にな
ったことを検出してからシステムクロックａのカウント
を開始する。

【０００５】リセット遅延回路３４に設けられているカ
ウンタにおいて、システムクロックａのクロック数をカ
ウントし、予め設定してあるモジュロ値に達した時、リ
セット遅延回路３４はシステムリセット発生回路３５へ
リセット遅延信号ｉをハイアクティブで送る。これを受
けて、システムリセット発生回路３５はシステムリセッ
ト信号ｊをハイにリセットし、ＣＰＵ３６のリセット状
態を解除して、システムクロックａを動作クロックとし
て動作を開始する。

【０００６】リセット遅延回路３４に設けられているカ
ウンタのモジュロ値は、発振回路３２の発振クロック５
が安定状態となるまでに必要な時間ｔ０を予め想定し、
これに相当する値を設定する。つまり、発振クロックｆ
が発振安定状態になるまでの想定時間をシステムクロッ
クａを周期幅で割った値をモジュロ値として設定してお
けば、発振安定が完了するまでのリセット遅延信号ｉを
得ることができる。これにより発振不安定な時の発振ク
ロックａをＣＰＵ３６の動作クロックとして用いること
なく、ＣＰＵの暴走を防ぐようにしている。

【０００７】

【発明が解決しようとする課題】上述した従来のクロッ
ク出力回路では、発振クロックの発振成長時間の変動に
関係なく発振クロックのクロック数をカウントし、予め
カウンタに設定した値に達した時に発振クロックは安定
状態に達したと判断している。一般に、図９に示すよう
な水晶発振器、セラミック発振器等の振動子９を用いる
発振器３２は、発振開始時には発振回路内の発振バッフ
ァ８が自己バイアスにより増幅器として最も利得の高い
状態になっている。この状態からの発振成長の様子は図
３の発振出力ｆの波形で示されている。この発振出力ｆ
は、図３の発振バッファ８の出力に対応しており、まず
発振開始時は自己バイアス点を中心に小振幅で振動を開
始し、次第にこの振幅が拡大される。この振幅が、波形
整形用インバータ１１のスレショルド電圧を越えるまで
成長すると、図３の発振クロックａのように出力され
る。

【０００８】この発振成長過程で発振バッファ８は、そ
の出力振幅が自己バイアス点近傍で小振幅状態の期間
は、高利得状態であるため外来の電源ノイズ等に対して
敏感な状態となっている。このノイズにより、図３のよ
うに本来の振動子の機械的振動特性で定まる発振周期と
全く異なる発振のノイズ成分をクロックとして出力して
しまうことがある。このノイズによって発振器の発振成
長そのものが阻害され、ノイズが無くなってから再度発
振成長を開始する事態、すなわち発振成長時間が変動す
ることがある。

【０００９】この従来例では、図１１のように発振成長
過程の正規でない発振クロックａをカウントして、期待
した発振成長待時間より早く設定モジュロ値に到達して
しまい、リセット遅延信号ｉが発生して、発振成長過程
の不安定なクロックをＣＰＵクロックとしてＣＰＵへ取
り込んでしまうために、ＣＰＵの暴走を引き起こしてし
まうという問題がある。

【００１０】この問題は別の特開平４−３４８４１０号
公報の中でも扱われているが、本例と同様で一意に設定
した発振成長待期時間を設定しており、その問題は解決
されていない。

【００１１】本発明の目的は、これらの問題を解決し、
発振立上りが確実に完了してからクロックを出力できる
ようにしたクロック出力回路を提供することにある。

【００１２】

【課題を解決するための手段】本発明のクロック出力回
路の構成は、ＣＰＵのクロック周波数より高い周波数の
第１のクロックを出力するサンプリングクロック発生回
路と、前記ＣＰＵのクロック周波数を第２のクロックと
して固定振動子により発振させ出力する発振回路と、電
源電圧の立ち上りを検出してオートリセット信号を出力
するオートリセット回路と、前記オートリセット信号に
より初期化された後前記第１のクロックにより前記第２
のクロック周期を計数しこの計数値が予め設定した計数
値に等価な計測値となるとクロック供給許可信号を出力
するサンプリング回路と、前記クロック供給許可信号が
有効な時前記第２のクロックを前記ＣＰＵクロックとし
て出力するクロック選択回路とを備えることを特徴とす
る。

【００１３】

【実施例】図１は本発明の一実施例のブロック図であ
る。本実施例は、任意の周波数の第１のクロックａを発
生する発振回路２と、そのクロック周期にくらべて短か
い周期の第２のクロックｂを発生するサンプリングクロ
ック発生回路３と、電源電圧の立上がりを検出してオー
トリセット信号ｅを出力するオートリセット回路７と、
第１、第２のクロックおよびオートリセット信号を入力
し、オートリセット信号によって内部状態が初期化され
その初期化完了後、第２のクロックにより第１のクロッ
ク周期をカウント計測し予め設定したカウント値に等価
な計測結果を得ると、すなわち発振回路の発振が安定し
た後、ＣＰＵクロック供給許可信号ｃを出力するサンプ
リング回路４と、発振回路２から出力されるクロックと
クロック供給許可信号ｃとを入力し、クロック発振許可
信号ｃが有効な時に第１のクロックａをＣＰＵクロック
ｄとして出力するＣＰＵクロック選択回路５と、ＣＰＵ
クロックｄを入力としてＣＰＵの動作クロックとして利
用するＣＰＵ６とから構成される。

【００１４】ここで第２のクロックを発生するサンプリ
ングクロック発生回路３には、発振精度は劣るが発振成
長が発振開始後直ちに完了する特徴を持つＣＲ発振器
（図２）等で構成し、また第１のクロックを発生する発
振回路２には発振精度は高いが発振成長に時間を要する
水晶発振器等で構成する。本実施例の動作は、図３のタ
イミング波形図に示される。

【００１５】サンプリングクロック発生回路３は、ＣＰ
Ｕ動作に用いるには発振精度は劣るが発振成長が発振開
始後直ちに完了するもので、図２（ａ）に示すようなＣ
Ｒ発振器で構成する。すなわち、インバータ１２および
ＮＯＲ回路１７と、抵抗Ｒ１，コンデンサＣ１から発振
回路を構成し、インバータ１８を介して出力ｂを得てい
る。

【００１６】この回路は、その発振精度が±２０％程度
であるが、発振立上がりは一発振周期程度の時間であ
る。この出力クロックｂを、以下サンプリングクロック
と称す。なおサンプリングクロック発生回路３として
は、図２（ｂ）に示すように、ＣＲの代りに奇数段のイ
ンバータ１２を用いることもできる。

【００１７】発振回路２は、ＣＰＵ動作に用いる第１の
クロックを発生するもので、発振成長は遅いが、発振精
度の高いクロックを出力し、従来例の図９に示すような
水晶発振器と同様であり、その発振立上がりは数十ｍｓ
ｅｃ〜数ｓｅｃ程度である。このクロックａを以下発振
クロックと称す。

【００１８】発振クロックａは、シングルチップマイク
ロコンピュータでサブクロックとして一般的に使用され
ている周波数３２ＫＨｚとし、そのためサンプリングク
ロックｂは周波数３２０ＫＨｚとする。

【００１９】サンプリング回路４は、図４のブロック図
に示されるように、カウンタ１３，一致回路１４，モジ
ュロレジスタ１５および保持回路１６から構成される。
保持回路１６は、図５（ａ），（ｂ）にその二例を示し
たように、フリップフロップ１９，１９ａ，ｂから構成
される。これらは、モジュロ値との一致を１回，２回カ
ウントした後に出力ｃを出力している。カウンタ１３，
一致回路１４およびモジュロレジスタ１５も、図６に示
すように、それぞれシリアルレジスタ２１、ＥＸ−ＯＲ
回路２２とＡＮＤ回路２３および設定用オプションスイ
ッチ２５とレジスタ２４などで構成される。

【００２０】モジュロレジスタ１５は、オプションスイ
ッチ２５により設定された１（ハイ）または０（ロウ）
のバイナリデータを記憶保持するもので、カウンタ１３
が計数すべき値（モジュロ値）をレジスタ２４に設定し
ている。この回路では、オプションスイッチ２５が「０
１０１Ｂ」と設定され、モジュロ値「５」を記憶保持し
ている。

【００２１】以下、図１および図３のタイミング図を参
照して説明する。電源投入すると、発振回路２およびサ
ンプリングクロック発生回路３において発振動作を開始
する。この時、サンプリングクロック発生回路３におい
て発生するサンプリングクロックｂは直ちに発振周期が
安定する。オートリセット回路７の出力ｅは電源投入
後、直ちにロウにセットされ、電源電圧の立上がりを検
出してハイにリセットされる。また、電源電圧がＣＰＵ
動作電圧以下に降下した際には、再び自動的にオートリ
セット信号ｅをロウにセットする。オートリセット信号
ｅがロウにセットされている間、ＣＰＵクロック供給許
可信号出力ｃは、リセット（ロウ）のままであり、ＣＰ
Ｕクロック出力ｄもリセット（ロウ）のままである。

【００２２】オートリセット信号ｅがインアクティブハ
イにセットされると、図４のサンプリング回路４におい
て、カウンタ１３により発振クロックａのハイレベル期
間カウントを実行し、ロウレベルでカウント値がリセッ
トされる。カウンタ１３がサンプリングクロックｂをカ
ウントし、モジュロレジスタ１５にあらかじめ設定した
モジュロ値カウンタ１３のカウント値の一致を一致回路
１４で判定し一致信号ｇを出力する。

【００２３】本実施例では、一致信号ｇが出力されると
同時に、ＣＰＵクロック供給許可信号ｃを出力せずに、
発振安定状態の検出精度を上げるため、この一致信号ｇ
が２回発生した時点で発振が安定したと判断する構成と
している。一致信号ｇの出力回数は、保持回路１６にお
いてカウントされ、保持回路１６内にあらかじめ設定し
た値「２」に達した時、保持回路１６はＣＰＵクロック
供給許可信号ｃを出力する。

【００２４】図３のタイミング波形図において、まず発
振出力ｆは、発振回路の発振器そのものの発振波形を示
し、発振クロック出力ａは波形整形用インバータ１１の
出力の状態を示し、発振開始から発振成長過程を経過し
発振安定状態に至る時間的変化を示している。サンプリ
ングクロックｂは電源立上がりと同時に安定発振を開始
している。図４において、サンプリングクロックｂの立
下がりをカウンタ１３によりカウントし、モジュロレジ
スタ１５に予め設定された値「５」に達した時、一致信
号ｇを出力している。更に、一致信号ｇは、保持回路１
６であらかじめ設定された値「２」に達した時、ＣＰＵ
供給許可信号ｃを出力している。ＣＰＵ供給許可信号ｃ
がハイになると同時に、ＣＰＵクロック選択回路５にお
いてＣＰＵクロックｄが出力許可され、ＣＰＵ６へ出力
される。ＣＰＵクロック供給許可信号ｃは、サンプリン
グクロック発生回路３にも入力され、そのレベルがハイ
のとき、サンプリングクロックｂの発生を停止させ、不
要な消費電流の発生を防止する。

【００２５】図７は本発明の第二の実施例のクロック出
力回路のブロック図である。本実施例は、図１と同様で
あり、異なる点はＣＰＵ６より出力されたクロックスト
ップ信号ｍが発振回路２およびオートリセット回路８に
入力される点である。ＣＰＵ６の実行するクロックスト
ップ命令によりＣＰＵ６から出力されるクロックストッ
プ信号ｍがアクティブとなり、発振回路２の発振クロッ
クａを停止させると共に、オートリセット回路８にクロ
ックストップ状態を伝える。ＣＰＵ６への割込み要因の
発生によりクロックストップ命令が解除され、クロック
ストップ信号ｍがインアクティブとなり、発振回路２が
再起動するとともにオートリセット回路８も再起動し、
サンプリング回路４を初期設定し、以下図１で述べたよ
うに動作する。図１では、電源投入後の単発的な動作を
するが、第二の実施例においては、電源投入後はもちろ
んのこと、クロックストップ命令により発振器を停止し
再起動した時でも発振成長検出が第一の実施例と同様に
行われる。

【００２６】

【発明の効果】以上説明したように、本発明によればＣ
ＰＵクロック源として高精度の発振周波数の得られる水
晶発振器等を利用する際に、水晶発振器の発振成長過程
で外来ノイズなどによる不要クロック信号の発生がある
場合でも、発振成長が直ちに完了する発振器の発振出力
を用いたサンプリングクロックで水晶発振器出力のクロ
ック周期をカウント計測し、確実に発振成長の完了をこ
の計測結果で判定した後にＣＰＵへ安定したクロックを
供給するため、電源電圧の立上り時や、ＣＰＵがクロッ
ク停止状態からのクロック再起動の際に、ＣＰＵの暴走
を防止する効果を有する。また、本発明を半導体集積回
路上で実施することにより、低消費電力化、無調整化、
コンパクト化が図られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のブロック図である。

【図２】図１のサンプリングクロック発生回路３の二例
の回路図である。

【図３】図１の実施例の各部におけるタイミング波形図
である。

【図４】図１のサンプリング回路４の一例の回路図であ
る。

【図５】図４の保持回路１６の二例の回路図である。

【図６】図４のカウンタ，一致回路およびモジュロレジ
スタ一例の回路図である。

【図７】本発明の第２の実施例のブロック図である。

【図８】従来のクロック出力回路のブロック図である。

【図９】図９の発振回路３２の一例の回路図である。

【図１０】図９の従来例の各部におけるタイミング波形
図である。

【図１１】図９の従来例で外来ノイズのある時の各部の
タイミング波形図である。

【符号の説明】

２，３２ 発振回路 ３ サンプリングクロック発生回路 ４ サンプリング回路 ５ クロック選択回路 ６ ＣＰＵ ７ オートリセット回路 ８，１８ バッファ ９ 水晶発振子 １１，１２ インバータ １３ カウンタ １４ 一致回路 １５ モジュロレジスタ １６ 保持回路 １７ サンプリングクロック制御回路 １９，１９ａ，ｂ フリップフロップ ２１，２４ レジスタ ２２ ＥＸ−ＯＲ回路 ２３ ＡＮＤ回路 ２５ オプションスイッチ ３３ システムクロック発生回路 ３４ リセット遅延回路 ３５ システムリセット発生回路 ａ 発振クロック ｂ サンプリングクロック ｃ クロック供給許可信号 ｄ ＣＰＵクロック ｅ オートリセット信号 ｆ 発振出力 ｇ 一致信号 ｈ クロックストップ信号 ｉ リセット遅延信号 ｊ システムリセット信号

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ＣＰＵのクロック周波数より高い周波数
   の第１のクロックを出力するサンプリングクロック発生
   回路と、前記ＣＰＵのクロック周波数を第２のクロック
   として固定振動子により発振させ出力する発振回路と、
   電源電圧の立ち上りを検出してオートリセット信号を出
   力するオートリセット回路と、前記オートリセット信号
   により初期化された後前記第１のクロックにより前記第
   ２のクロック周期を計数しこの計数値が予め設定した計
   数値に等価な計測値となるとクロック供給許可信号を出
   力するサンプリング回路と、前記クロック供給許可信号
   が有効な時前記第２のクロックを前記ＣＰＵクロックと
   して出力するクロック選択回路とを備えることを特徴と
   するクロック出力回路。
2. 【請求項２】 固体振動子が水晶振動子またはセラミッ
   ク振動子からなる請求項１記載のクロック出力回路。
3. 【請求項３】 サンプリングクロック発生回路がＣＲ発
   振器または複数のインバータを用いたリングオシレータ
   からなる請求項１記載のクロック出力回路。
4. 【請求項４】 サンプリングクロック発生回路はクロッ
   ク供給許可信号が出力された後には第１のクロックの出
   力を停止する請求項１記載のクロック出力回路。
5. 【請求項５】 サンプリング回路はクロック供給許可信
   号が第２のクロック周期を計測した計数値が予め設定し
   た計数値の複数倍の計測値となった時に出力される請求
   項１記載のクロック出力回路。
6. 【請求項６】 発振回路はＣＰＵのクロックストップ命
   令によりその動作を停止し前記ＣＰＵのクロックストッ
   プ命令解除によりその動作を再起動し、オートリセット
   回路も前記クロックストップ命令解除により再起動する
   請求項１記載のクロック出力回路。