JPH0696238A - マイクロコンピュータのリセット回路 - Google Patents
マイクロコンピュータのリセット回路Info
- Publication number
- JPH0696238A JPH0696238A JP4241643A JP24164392A JPH0696238A JP H0696238 A JPH0696238 A JP H0696238A JP 4241643 A JP4241643 A JP 4241643A JP 24164392 A JP24164392 A JP 24164392A JP H0696238 A JPH0696238 A JP H0696238A
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- reset
- circuit
- voltage detection
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Abstract
(57)【要約】
【目的】遅延時間を最小的で正確にセットする。
【構成】リセット回路２０を、システムクロック信号Ｃ
ＬＫをカウントしてそのカウント値が設定値となったと
きにカウントアップ信号Ｔｕｐを出力する遅延回路２１
と、電圧検出信号Ｓｖが入力状態である場合に入力され
たカウントアップ信号Ｔｕｐを保持しつつリセット解除
信号ＲＳＴ（Ｈレベル）を生成出力するフリップ・フロ
ップ回路２２とから構成した。
ＬＫをカウントしてそのカウント値が設定値となったと
きにカウントアップ信号Ｔｕｐを出力する遅延回路２１
と、電圧検出信号Ｓｖが入力状態である場合に入力され
たカウントアップ信号Ｔｕｐを保持しつつリセット解除
信号ＲＳＴ（Ｈレベル）を生成出力するフリップ・フロ
ップ回路２２とから構成した。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
のリセット回路に関する。
のリセット回路に関する。
【０００２】
【従来の技術】マイクロコンピュータでは安定動作保障
のために、電源電圧が正常値に立上がった後も一定時間
だけリセット状態がアクティブとなっていなければなら
ない。また、リセット解除状態とするとき迄には、シス
テムクロックが安定発振されていなければならない。
のために、電源電圧が正常値に立上がった後も一定時間
だけリセット状態がアクティブとなっていなければなら
ない。また、リセット解除状態とするとき迄には、シス
テムクロックが安定発振されていなければならない。
【０００３】かくして従来は、図３に示す如く、電源電
圧Ｖｐが規定電圧以上の正常値となった場合に電圧検出
信号Ｓｖを出力する電圧検出回路１０を設け、この電圧
検出回路１０から入力された電圧検出信号ＳｖをＣＲの
時定数で決まる設定時間だけ遅延させてその経過後に例
えばＨレベルのリセット出力信号ＲＳＴつまりリセット
解除信号を生成出力する遅延回路から形成しリセット回
路２０Ｐを設けている。なお、電圧検出信号Ｓｖが消滅
すれば、リセット出力信号ＲＳＴはＬレベルとなる。つ
まり、リセット信号を生成出力する。
圧Ｖｐが規定電圧以上の正常値となった場合に電圧検出
信号Ｓｖを出力する電圧検出回路１０を設け、この電圧
検出回路１０から入力された電圧検出信号ＳｖをＣＲの
時定数で決まる設定時間だけ遅延させてその経過後に例
えばＨレベルのリセット出力信号ＲＳＴつまりリセット
解除信号を生成出力する遅延回路から形成しリセット回
路２０Ｐを設けている。なお、電圧検出信号Ｓｖが消滅
すれば、リセット出力信号ＲＳＴはＬレベルとなる。つ
まり、リセット信号を生成出力する。
【０００４】
【発明が解決しようとする課題】しかし、遅延回路（２
０Ｐ）がコンデンサＣと抵抗Ｒとから形成されているの
で構造簡単であるが、コンデンサＣ，抵抗Ｒをいかに慎
重に選択してもその特性のバラツキや温度変化から、遅
延時間を正確にセットすることができない。このため
に、遅延時間はいきおい十二分に余裕のある値となって
しまう。例えば、ＣＰＵのリセット期間が３２μｓであ
るのに対して１５０ｍｓの遅延時間がセットされる。し
かし、一層の高速処理が望まれるに至り、かかる遅延時
間の余裕も許され難くなっている。
０Ｐ）がコンデンサＣと抵抗Ｒとから形成されているの
で構造簡単であるが、コンデンサＣ，抵抗Ｒをいかに慎
重に選択してもその特性のバラツキや温度変化から、遅
延時間を正確にセットすることができない。このため
に、遅延時間はいきおい十二分に余裕のある値となって
しまう。例えば、ＣＰＵのリセット期間が３２μｓであ
るのに対して１５０ｍｓの遅延時間がセットされる。し
かし、一層の高速処理が望まれるに至り、かかる遅延時
間の余裕も許され難くなっている。
【０００５】また、遅延時間を都度に設定変更して所期
値にセットできたとしても、システムクロック信号が安
定的に発振出力されていなければリセット解除状態とす
る意味がない。つまり、電源電圧の検出だけでは妥当性
あるリセット・リセット解除の運用に支障を来たす。
値にセットできたとしても、システムクロック信号が安
定的に発振出力されていなければリセット解除状態とす
る意味がない。つまり、電源電圧の検出だけでは妥当性
あるリセット・リセット解除の運用に支障を来たす。
【０００６】本発明の目的は、システムクロック信号の
安定発振状態を確認しつつ遅延時間を過不足なく正確に
セットできるマイクロコンピュータのリセット回路を提
供することにある。
安定発振状態を確認しつつ遅延時間を過不足なく正確に
セットできるマイクロコンピュータのリセット回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータのリセット回路は、電源電圧が正常値となっ
たときに出力される電圧検出信号の入力時から設定時間
経過後にリセット解除信号を生成出力しかつ電圧検出信
号が消滅した場合にリセット信号を生成出力するマイク
ロコンピュータのリセット回路であって、前記電圧検出
信号が入力された場合にシステムクロック信号のカウン
ト動作を開始するとともにカウント値が予めセットされ
た設定値以上となったことを条件にカウントアップ信号
を出力しかつ電圧検出信号が消滅した場合にカウント動
作を停止する遅延回路と、電圧検出信号の入力状態中に
入力された該カウントアップ信号を保持しつつリセット
解除信号を生成出力しかつ電圧検出信号が消滅した場合
にクリア状態となってリセット信号を生成出力するフリ
ップ・フロップ回路とから形成したことを特徴とする。
ンピュータのリセット回路は、電源電圧が正常値となっ
たときに出力される電圧検出信号の入力時から設定時間
経過後にリセット解除信号を生成出力しかつ電圧検出信
号が消滅した場合にリセット信号を生成出力するマイク
ロコンピュータのリセット回路であって、前記電圧検出
信号が入力された場合にシステムクロック信号のカウン
ト動作を開始するとともにカウント値が予めセットされ
た設定値以上となったことを条件にカウントアップ信号
を出力しかつ電圧検出信号が消滅した場合にカウント動
作を停止する遅延回路と、電圧検出信号の入力状態中に
入力された該カウントアップ信号を保持しつつリセット
解除信号を生成出力しかつ電圧検出信号が消滅した場合
にクリア状態となってリセット信号を生成出力するフリ
ップ・フロップ回路とから形成したことを特徴とする。
【０００８】
【作用】上記構成による本発明では、電圧検出信号が入
力されるとリセット回路の一部を形成する遅延回路はシ
ステムクロック信号のカウント動作を開始し、カウント
値が設定値以上となるとカウントアップ信号を出力す
る。すると、フリップ・フロップ回路がカウントアップ
信号を保持しつつリセット解除信号を生成出力する。し
たがって、遅延時間を正確かつ最小限にセットできると
ともにリセット解除状態とするとき迄にはシステムクロ
ック信号が安定発振されていることを確約できる。電圧
検出信号が消滅すれば、遅延回路，フリップ・フロップ
回路がともにクリアされるのでリセット信号を生成出力
できる。
力されるとリセット回路の一部を形成する遅延回路はシ
ステムクロック信号のカウント動作を開始し、カウント
値が設定値以上となるとカウントアップ信号を出力す
る。すると、フリップ・フロップ回路がカウントアップ
信号を保持しつつリセット解除信号を生成出力する。し
たがって、遅延時間を正確かつ最小限にセットできると
ともにリセット解除状態とするとき迄にはシステムクロ
ック信号が安定発振されていることを確約できる。電圧
検出信号が消滅すれば、遅延回路，フリップ・フロップ
回路がともにクリアされるのでリセット信号を生成出力
できる。
【０００９】
【実施例】以下、本発明の実施例を図１，図２を参照し
て説明する。図１において、１はシステムクロック信号
ＣＬＫを発振出力する発振器、１０は電圧検出回路、２
０は遅延回路２１とフリップ・フロップ回路２２とから
なるリセット回路である。
て説明する。図１において、１はシステムクロック信号
ＣＬＫを発振出力する発振器、１０は電圧検出回路、２
０は遅延回路２１とフリップ・フロップ回路２２とから
なるリセット回路である。
【００１０】まず、電圧検出回路１０は、電源電圧Ｖｐ
が、予めセットされた設定値に到達した場合に、つまり
正常値となった場合に電圧検出信号Ｓｖを出力する。な
お、正常値を例えば＋５Ｖとした場合、設定値は図２
（Ａ），（Ｂ）に示す如くやや低圧として先行検出する
ものとしている。
が、予めセットされた設定値に到達した場合に、つまり
正常値となった場合に電圧検出信号Ｓｖを出力する。な
お、正常値を例えば＋５Ｖとした場合、設定値は図２
（Ａ），（Ｂ）に示す如くやや低圧として先行検出する
ものとしている。
【００１１】さて、遅延回路２１は、図１に示す如く、
電圧検出信号Ｓｖが図２（Ｂ）に示す時刻ｔ１で入力さ
れると、同（Ｃ）に示すシステムクロック信号ＣＬＫを
カウントする。そして、カウント値が予めセットされた
設定値以上となったことを条件に同（Ｄ）に示すカウン
トアップ信号Ｔｕｐを出力する。安定発振出力されたシ
ステムクロック信号ＣＬＫは周波数が一定であるから、
設定値をセットすることは遅延時間を決定したことにな
る。設定値は可変セットできる。なお、電圧検出信号Ｓ
ｖが消滅するとクリア状態となってカウントを停止す
る。
電圧検出信号Ｓｖが図２（Ｂ）に示す時刻ｔ１で入力さ
れると、同（Ｃ）に示すシステムクロック信号ＣＬＫを
カウントする。そして、カウント値が予めセットされた
設定値以上となったことを条件に同（Ｄ）に示すカウン
トアップ信号Ｔｕｐを出力する。安定発振出力されたシ
ステムクロック信号ＣＬＫは周波数が一定であるから、
設定値をセットすることは遅延時間を決定したことにな
る。設定値は可変セットできる。なお、電圧検出信号Ｓ
ｖが消滅するとクリア状態となってカウントを停止す
る。
【００１２】また、フリップ・フロップ回路２２は、Ｊ
−Ｋフリップ・フロップ素子からなり、端子Ｊにはカウ
ントアップ信号Ｔｕｐ、クロック端子にはシステムクロ
ック信号ＣＬＫがそれぞれに入力されかつ端子Ｋは接地
されている。したがって、電圧検出信号Ｓｖが消滅（Ｌ
レベル）している間は端子Ｑからのリセット出力ＲＳＴ
がＬレベルであるが、電圧検出信号Ｓｖが入力状態（Ｈ
レベル）中でかつカウントアップ信号Ｔｕｐが入力（Ｈ
レベル）されると、Ｈレベルに変化する。ここに、リセ
ット出力ＲＳＴがＨレベルである場合をリセット解除信
号といい、反対にＬレベルである場合をリセット信号と
いうものとする。
−Ｋフリップ・フロップ素子からなり、端子Ｊにはカウ
ントアップ信号Ｔｕｐ、クロック端子にはシステムクロ
ック信号ＣＬＫがそれぞれに入力されかつ端子Ｋは接地
されている。したがって、電圧検出信号Ｓｖが消滅（Ｌ
レベル）している間は端子Ｑからのリセット出力ＲＳＴ
がＬレベルであるが、電圧検出信号Ｓｖが入力状態（Ｈ
レベル）中でかつカウントアップ信号Ｔｕｐが入力（Ｈ
レベル）されると、Ｈレベルに変化する。ここに、リセ
ット出力ＲＳＴがＨレベルである場合をリセット解除信
号といい、反対にＬレベルである場合をリセット信号と
いうものとする。
【００１３】かかる構成の実施例によれば、システムを
起動すると電源電圧Ｖｐが図２（Ａ）に示すように除々
に上昇し、正常値（例えば、＋５Ｖ）となると電圧検出
信号Ｓｖは“Ｌ”→“Ｈ”に変化する。つまり、電圧検
出回路１０から同（Ｂ）の電圧検出信号Ｓｖが出力（Ｈ
レベル）される。
起動すると電源電圧Ｖｐが図２（Ａ）に示すように除々
に上昇し、正常値（例えば、＋５Ｖ）となると電圧検出
信号Ｓｖは“Ｌ”→“Ｈ”に変化する。つまり、電圧検
出回路１０から同（Ｂ）の電圧検出信号Ｓｖが出力（Ｈ
レベル）される。
【００１４】すると、遅延回路２１がシステムクロック
信号ＣＬＫをカウントし、カウント値が予めセットされ
た設定値となったときにカウントアップ信号Ｔｕｐを出
力する。すなわち、駆動電源Ｖｐが正常値となりかつシ
ステムクロック信号ＣＬＫが安定発振されていれば、必
要十分にして最小的な設定値だけ遅延させてカウントア
ップ信号Ｔｕｐを出力する。これに対して、システムク
ロック信号ＣＬＫが安定発振されていなければ、歯抜け
や周波数不均一によって、カウント値が設定値と等しく
なる迄の時間が長くなる。つまり、遅延時間が長くな
る。また、途中で電源電圧Ｖｐが不安定となって正常値
よりも電圧低下すれば、電圧検出信号Ｓｖが消滅（Ｌレ
ベル）するからクリア状態となりカウントは中止され
る。
信号ＣＬＫをカウントし、カウント値が予めセットされ
た設定値となったときにカウントアップ信号Ｔｕｐを出
力する。すなわち、駆動電源Ｖｐが正常値となりかつシ
ステムクロック信号ＣＬＫが安定発振されていれば、必
要十分にして最小的な設定値だけ遅延させてカウントア
ップ信号Ｔｕｐを出力する。これに対して、システムク
ロック信号ＣＬＫが安定発振されていなければ、歯抜け
や周波数不均一によって、カウント値が設定値と等しく
なる迄の時間が長くなる。つまり、遅延時間が長くな
る。また、途中で電源電圧Ｖｐが不安定となって正常値
よりも電圧低下すれば、電圧検出信号Ｓｖが消滅（Ｌレ
ベル）するからクリア状態となりカウントは中止され
る。
【００１５】かくして、フリップ・フロップ回路２２で
は、端子Ｊにカウントアップ信号Ｔｕｐが入力（Ｈレベ
ル）されると、システムクロック信号ＣＬＫに同期させ
てそれを保持しつつ端子Ｑからリセット解除信号（Ｈレ
ベルのＲＳＴ）を出力する。したがって、リセット解除
状態となる迄には、システムクロック信号ＣＬＫが安定
発振されていることになる。
は、端子Ｊにカウントアップ信号Ｔｕｐが入力（Ｈレベ
ル）されると、システムクロック信号ＣＬＫに同期させ
てそれを保持しつつ端子Ｑからリセット解除信号（Ｈレ
ベルのＲＳＴ）を出力する。したがって、リセット解除
状態となる迄には、システムクロック信号ＣＬＫが安定
発振されていることになる。
【００１６】しかして、この実施例によれば、システム
クロック信号ＣＬＫをカウントしてそのカウント値が設
定値となったときにカウントアップ信号Ｔｕｐを出力す
る遅延回路２１と、電圧検出信号Ｓｖが入力状態にある
場合に入力されたカウントアップ信号Ｔｕｐを保持しつ
つリセット解除信号ＲＳＴ（Ｈレベル）を生成出力する
フリップ・フロップ回路２２とから構成されているの
で、必要十分で最小的な遅延時間を正確にセットできか
つシステムクロック信号の安定発振を確認した上でリセ
ット解除できる。よって、高速かつ常に安定した処理を
行える。
クロック信号ＣＬＫをカウントしてそのカウント値が設
定値となったときにカウントアップ信号Ｔｕｐを出力す
る遅延回路２１と、電圧検出信号Ｓｖが入力状態にある
場合に入力されたカウントアップ信号Ｔｕｐを保持しつ
つリセット解除信号ＲＳＴ（Ｈレベル）を生成出力する
フリップ・フロップ回路２２とから構成されているの
で、必要十分で最小的な遅延時間を正確にセットできか
つシステムクロック信号の安定発振を確認した上でリセ
ット解除できる。よって、高速かつ常に安定した処理を
行える。
【００１７】また、遅延回路２１とフリップ・フロップ
回路２２とは、電圧検出信号Ｓｖが出力（Ｈレベル）さ
れたときに駆動されかつ消滅（Ｌレベル）したときにク
リアされるものとされているので、電源電圧Ｖｐが正常
値となったことを条件に働き、途中に電圧低下があった
場合にはリセット解除されないのでセフティーサイドと
なる。
回路２２とは、電圧検出信号Ｓｖが出力（Ｈレベル）さ
れたときに駆動されかつ消滅（Ｌレベル）したときにク
リアされるものとされているので、電源電圧Ｖｐが正常
値となったことを条件に働き、途中に電圧低下があった
場合にはリセット解除されないのでセフティーサイドと
なる。
【００１８】さらに、遅延回路２１は、遅延時間を決め
る設定値を可変セットできるので、適用性が広い。
る設定値を可変セットできるので、適用性が広い。
【００１９】
【発明の効果】本発明によれば、システムクロック信号
をカウントしてそのカウント値が設定値となったときに
カウントアップ信号を出力する遅延回路と、電圧検出信
号が入力状態にある場合に入力されたカウントアップ信
号を保持しつつリセット解除信号を生成出力するフリッ
プ・フロップ回路とから構成されているので、必要十分
で最小的な遅延時間を正確にセットできかつシステムク
ロック信号の安定発振を確認した上でリセット解除でき
る。よって、高速かつ常に安定した処理を行える。
をカウントしてそのカウント値が設定値となったときに
カウントアップ信号を出力する遅延回路と、電圧検出信
号が入力状態にある場合に入力されたカウントアップ信
号を保持しつつリセット解除信号を生成出力するフリッ
プ・フロップ回路とから構成されているので、必要十分
で最小的な遅延時間を正確にセットできかつシステムク
ロック信号の安定発振を確認した上でリセット解除でき
る。よって、高速かつ常に安定した処理を行える。
【図１】本発明の実施例を示す回路図である。
【図２】同じく、動作を説明するためのタイミングチャ
ートである。
ートである。
【図３】従来例を説明するための回路図である。
１ 発振器 １０ 電圧検出回路 ２０ リセット回路 ２１ 遅延回路 ２２ フリップ・フロップ回路 ＣＬＫ システムクロック信号 Ｓｖ 電圧検出信号 Ｔｕｐ カウントアップ信号 ＲＳＴ リセット出力（Ｈ→リセット解除信号，Ｌ→リ
セット信号）
セット信号）
Claims (1)
- 【請求項１】 電源電圧が正常値となったときに出力さ
れる電圧検出信号の入力時から設定時間経過後にリセッ
ト解除信号を生成出力しかつ電圧検出信号が消滅した場
合にリセット信号を生成出力するマイクロコンピュータ
のリセット回路であって、 前記電圧検出信号が入力された場合にシステムクロック
信号のカウント動作を開始するとともにカウント値が予
めセットされた設定値以上となったことを条件にカウン
トアップ信号を出力しかつ電圧検出信号が消滅した場合
にカウント動作を停止する遅延回路と、電圧検出信号の
入力状態中に入力された該カウントアップ信号を保持し
つつリセット解除信号を生成出力しかつ電圧検出信号が
消滅した場合にクリア状態となってリセット信号を生成
出力するフリップ・フロップ回路とから形成したことを
特徴とするマイクロコンピュータのリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4241643A JPH0696238A (ja) | 1992-09-10 | 1992-09-10 | マイクロコンピュータのリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4241643A JPH0696238A (ja) | 1992-09-10 | 1992-09-10 | マイクロコンピュータのリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696238A true JPH0696238A (ja) | 1994-04-08 |
Family
ID=17077370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4241643A Pending JPH0696238A (ja) | 1992-09-10 | 1992-09-10 | マイクロコンピュータのリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696238A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024652A1 (en) * | 1995-12-29 | 1997-07-10 | Advanced Micro Devices, Inc. | Integrated circuit reset incorporating battery monitor and watchdog timer |
| JP2002091940A (ja) * | 2000-09-14 | 2002-03-29 | Nec Microsystems Ltd | マイクロコンピュータ |
| JP2007141255A (ja) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | プロセッサの介入あり又はなしでのハードウェアの初期化 |
| US9166601B2 (en) | 2012-09-25 | 2015-10-20 | Renesas Electronics Corporation | Semiconductor device incorporating a power on circuit |
-
1992
- 1992-09-10 JP JP4241643A patent/JPH0696238A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997024652A1 (en) * | 1995-12-29 | 1997-07-10 | Advanced Micro Devices, Inc. | Integrated circuit reset incorporating battery monitor and watchdog timer |
| US6307480B1 (en) | 1995-12-29 | 2001-10-23 | Legerity, Inc. | Integrated circuit reset incorporating battery monitor and watchdog timer |
| JP2002091940A (ja) * | 2000-09-14 | 2002-03-29 | Nec Microsystems Ltd | マイクロコンピュータ |
| JP2007141255A (ja) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | プロセッサの介入あり又はなしでのハードウェアの初期化 |
| US9166601B2 (en) | 2012-09-25 | 2015-10-20 | Renesas Electronics Corporation | Semiconductor device incorporating a power on circuit |
| US9612644B2 (en) | 2012-09-25 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device with power on reset circuitry |
| US9946332B2 (en) | 2012-09-25 | 2018-04-17 | Renesas Electronics Corporation | Semiconductor device with power on reset circuitry |
| US10331204B2 (en) | 2012-09-25 | 2019-06-25 | Renesas Electronics Corporation | Semiconductor device with power on reset circuitry |
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