JP2536020B2 - 平均ゲ―ト遅延自己検証回路 - Google Patents
平均ゲ―ト遅延自己検証回路Info
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- JP2536020B2 JP2536020B2 JP63037154A JP3715488A JP2536020B2 JP 2536020 B2 JP2536020 B2 JP 2536020B2 JP 63037154 A JP63037154 A JP 63037154A JP 3715488 A JP3715488 A JP 3715488A JP 2536020 B2 JP2536020 B2 JP 2536020B2
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- Japan
- Prior art keywords
- control unit
- verification
- count
- count step
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、集積回路に関し、特に集積回路内に独立し
て設けられ該集積回路の規格検証を行う平均ゲート遅延
自己検証回路に関する。
て設けられ該集積回路の規格検証を行う平均ゲート遅延
自己検証回路に関する。
（従来技術） 従来、この種の集積回路における品質検証は回路個々
に行われることはなく、同一ロットでのロット保証とい
う方法で行われており、固体ごとの検証は行われていな
かった。
に行われることはなく、同一ロットでのロット保証とい
う方法で行われており、固体ごとの検証は行われていな
かった。
（発明が解決しようとする問題点） 上述した従来の集積回路規格検証はロット保証の形態
をとるので、個々の高精度の規格値が検証できないとい
う欠点がある。
をとるので、個々の高精度の規格値が検証できないとい
う欠点がある。
（問題点を解決するための手段） 本発明の平均ゲート遅延自己検証回路は、評価対象の
ゲートを複数個（GK）接続したディレイ回路およびイン
バータを用いたディレイ発振回路を有し、その発振クロ
ックを計数する時間計数カウンタ（2N）と、そのカウン
タの初期ロード値を制御するカウント歩進制御部と、外
部入力クロックで規定される一定の時間間隔と時間計数
カウンタのキャリーアウトまでの時間との比較検証を行
う一定時間間隔比較検証部と、順回検証を行うためのフ
ロー制御を行う順回検証制御部とを有し、スタート信号
入力によりディレイ発振回路を発振させ、基本クロック
信号入力により、まずカウント歩進制御部のクリアを行
い、次に順回検証に入り、順回検証制御部の制御によ
り、（イ）カウント歩進制御部の値を時間計数カウンタ
にロードを行い、（ロ）基本クロック信号に同期して時
間計数カウンタをカウントイネーブル状態とし、（ハ）
前記一定時間間隔比較検証部は基本クロック信号に同期
した一定時間（TCX）内に時間計数カウンタのキャリー
アウトの有無を監視し、（ニ）キャリーアウトが発生し
ているときはカウント歩進制御部にカウントアップパル
スを送出し、該カウント歩進制御部はこのカウントアッ
プパルスを受けて基本クロック信号に同期した歩進動作
を行い前記（ロ）の状態に戻り、（ホ）キャリーアウト
が発生していないときは外部のストップ信号によって順
回制御を一時停止し、前記カウント歩進制御部の値をフ
リップフロップにラッチし、該カウント歩進制御部の値
をその出力端子へ出力し、前記カウント歩進制御部のク
リアを行い、以後順回検証に入るのを繰り返し行わせる
ようにしたものである。
ゲートを複数個（GK）接続したディレイ回路およびイン
バータを用いたディレイ発振回路を有し、その発振クロ
ックを計数する時間計数カウンタ（2N）と、そのカウン
タの初期ロード値を制御するカウント歩進制御部と、外
部入力クロックで規定される一定の時間間隔と時間計数
カウンタのキャリーアウトまでの時間との比較検証を行
う一定時間間隔比較検証部と、順回検証を行うためのフ
ロー制御を行う順回検証制御部とを有し、スタート信号
入力によりディレイ発振回路を発振させ、基本クロック
信号入力により、まずカウント歩進制御部のクリアを行
い、次に順回検証に入り、順回検証制御部の制御によ
り、（イ）カウント歩進制御部の値を時間計数カウンタ
にロードを行い、（ロ）基本クロック信号に同期して時
間計数カウンタをカウントイネーブル状態とし、（ハ）
前記一定時間間隔比較検証部は基本クロック信号に同期
した一定時間（TCX）内に時間計数カウンタのキャリー
アウトの有無を監視し、（ニ）キャリーアウトが発生し
ているときはカウント歩進制御部にカウントアップパル
スを送出し、該カウント歩進制御部はこのカウントアッ
プパルスを受けて基本クロック信号に同期した歩進動作
を行い前記（ロ）の状態に戻り、（ホ）キャリーアウト
が発生していないときは外部のストップ信号によって順
回制御を一時停止し、前記カウント歩進制御部の値をフ
リップフロップにラッチし、該カウント歩進制御部の値
をその出力端子へ出力し、前記カウント歩進制御部のク
リアを行い、以後順回検証に入るのを繰り返し行わせる
ようにしたものである。
（実施例） 次に、本発明を実施例について図面を参照しつつ説明
する。
する。
第１図は本発明の１実施例による集積回路規格検証回
路のブロック図、第２図（ａ）は本発明の具体的な実施
例を示す回路図である。図中１はカウント歩進制御部、
２は順回検証制御部、３は時間間隔比較検証部、４はカ
ウンタである。２入力アンドゲート５はスタート／スト
ップ信号によりインバータゲート７からの発振の許可／
禁止の制御を行い、ディレイバッファゲート６は複数個
直列に接続されており評価に必要なディレイタイムを作
り出し、インバータゲート７により極性を通過のたびに
反転し、発振を起こさせている。これらのゲート5,6,7
によってディレイ発振部８が構成される。時間計数カウ
ンタ４はディレイ発振部の信号をクロック源としたカウ
ントを行い、Ｎビットのカウンタで2N−１でキャリーア
ウト出力を出す機能を有している。カウント歩進制御部
１は時間計数カウンタ４にカウントを始める初期値を制
御しており、順回制御１回転する毎にカウントの歩進を
行う。時間間隔比較検証部３は一定時間（TCX）内に時
間計数カウンタ４のキャリーアウトの有無を検証して、
前記一定時間（TCX）と時間計数カウンタ４のキャリー
アウトまでの時間の比較を行い、結果を順回検証制御部
２に通知する機能を有する。順回検証制御部２は基本ク
ロック信号（CLOK）入力により、まずカウント歩進制御
部１のクリアを行った後、（イ）カウント歩進制御部１
の値を時間計数カウンタ４にロードし、（ロ）基本クロ
ッ信号（CLOK）に同期して時間計数カウンタ４をカウン
トイネーブル状態とし、（ハ）基本クロック信号（CLO
K）に同期した一定時間（TCX）内に時間計数カウンタ４
のキャリーアウトの有無の検証を時間間隔検証部３に行
わせ、これによって（ニ）キャリーアウトが発生してい
るときはカウント歩進制御部１へカウントアップのため
のカウントアツプパルスを送出し、カウント歩進制御部
１はこのカウントアップパルスを受けて基本クロック信
号に同期した歩進動作を行って上記（ロ）のカウントイ
ネーブル状態へ戻る制御を行い、（ホ）キャリーアウト
が発生していないときは本平均ゲート遅延自己検証回路
が外部のストップ信号を受けて順回制御を一時停止し、
カウント歩進制御部１の値を第２図（ｂ）に示すフリッ
プフロップにラッチし、カウント歩進制御部の値を出力
端子に出力したときの値である。カウント値（DX）を出
力端子Ｑへ出力する。続いてカウント歩進制御部１のク
リアを行い、以後順回検証に再び入ることを繰り返し行
うように制御する。このときの各値からディレイ発振部
での周期Ｔは、Ｔ＝平均ゲート遅延TM×評価対象ゲート
個数GK×２ ……（１） であり、時間計数カウンタ４での実際のカウント値▲
▼は ▲▼＝（2N−１）−DX ……（２） となり、上記（１）．（２）の掛け合わせた時間がはじ
めて一定時間（TCX）を越えたことになるため、次式
（３）の関係 TCX≦TM×2GK×（2N−１−DX） ……（３） が成り立ち、このカウント値DXの１つ前の値（DX＋１）
のときは、 TCX≧TM×2GK×〔2N−１−（DX＋１）〕 ……（４） が成り立つため、結局TMは、本平均ゲート遅延自己検証
回路を搭載した集積回路自身により、 と検証される。
路のブロック図、第２図（ａ）は本発明の具体的な実施
例を示す回路図である。図中１はカウント歩進制御部、
２は順回検証制御部、３は時間間隔比較検証部、４はカ
ウンタである。２入力アンドゲート５はスタート／スト
ップ信号によりインバータゲート７からの発振の許可／
禁止の制御を行い、ディレイバッファゲート６は複数個
直列に接続されており評価に必要なディレイタイムを作
り出し、インバータゲート７により極性を通過のたびに
反転し、発振を起こさせている。これらのゲート5,6,7
によってディレイ発振部８が構成される。時間計数カウ
ンタ４はディレイ発振部の信号をクロック源としたカウ
ントを行い、Ｎビットのカウンタで2N−１でキャリーア
ウト出力を出す機能を有している。カウント歩進制御部
１は時間計数カウンタ４にカウントを始める初期値を制
御しており、順回制御１回転する毎にカウントの歩進を
行う。時間間隔比較検証部３は一定時間（TCX）内に時
間計数カウンタ４のキャリーアウトの有無を検証して、
前記一定時間（TCX）と時間計数カウンタ４のキャリー
アウトまでの時間の比較を行い、結果を順回検証制御部
２に通知する機能を有する。順回検証制御部２は基本ク
ロック信号（CLOK）入力により、まずカウント歩進制御
部１のクリアを行った後、（イ）カウント歩進制御部１
の値を時間計数カウンタ４にロードし、（ロ）基本クロ
ッ信号（CLOK）に同期して時間計数カウンタ４をカウン
トイネーブル状態とし、（ハ）基本クロック信号（CLO
K）に同期した一定時間（TCX）内に時間計数カウンタ４
のキャリーアウトの有無の検証を時間間隔検証部３に行
わせ、これによって（ニ）キャリーアウトが発生してい
るときはカウント歩進制御部１へカウントアップのため
のカウントアツプパルスを送出し、カウント歩進制御部
１はこのカウントアップパルスを受けて基本クロック信
号に同期した歩進動作を行って上記（ロ）のカウントイ
ネーブル状態へ戻る制御を行い、（ホ）キャリーアウト
が発生していないときは本平均ゲート遅延自己検証回路
が外部のストップ信号を受けて順回制御を一時停止し、
カウント歩進制御部１の値を第２図（ｂ）に示すフリッ
プフロップにラッチし、カウント歩進制御部の値を出力
端子に出力したときの値である。カウント値（DX）を出
力端子Ｑへ出力する。続いてカウント歩進制御部１のク
リアを行い、以後順回検証に再び入ることを繰り返し行
うように制御する。このときの各値からディレイ発振部
での周期Ｔは、Ｔ＝平均ゲート遅延TM×評価対象ゲート
個数GK×２ ……（１） であり、時間計数カウンタ４での実際のカウント値▲
▼は ▲▼＝（2N−１）−DX ……（２） となり、上記（１）．（２）の掛け合わせた時間がはじ
めて一定時間（TCX）を越えたことになるため、次式
（３）の関係 TCX≦TM×2GK×（2N−１−DX） ……（３） が成り立ち、このカウント値DXの１つ前の値（DX＋１）
のときは、 TCX≧TM×2GK×〔2N−１−（DX＋１）〕 ……（４） が成り立つため、結局TMは、本平均ゲート遅延自己検証
回路を搭載した集積回路自身により、 と検証される。
（発明の効果） 以上説明したように本発明は、集積回路の中に平均ゲ
ート遅延検証回路を付加することで、特殊な測定機器を
用いることなく簡単にその固体の持つ平均ゲート遅延を
高い精度で検証することができ、端子数をわずかな端子
数で済ますことが可能であり、基本クロックも周波数の
比較的低いものを使用できる等の効果がある。
ート遅延検証回路を付加することで、特殊な測定機器を
用いることなく簡単にその固体の持つ平均ゲート遅延を
高い精度で検証することができ、端子数をわずかな端子
数で済ますことが可能であり、基本クロックも周波数の
比較的低いものを使用できる等の効果がある。
第１図は本発明の１実施例に係る集積回路規格検証回路
のブロック図、第２図（ａ）は本発明のより具体的な実
例を示す回路図、第２図（ｂ）本発明の実施例に用いら
れるフリップフロップのブロック図である。 １……カウント歩進制御部、２……順回検証制御部、 ３……時間間隔比較検証部、４……時間計数カウンタ、 ５……２入力アンドゲート、 ６……ディレイバックファゲート、 ７……インバータゲート、８……ディレイ発振部、 Ｄ……データ入力端子、Ｑ……データ出力端子、 Ｒ……リセット端子、XX……クロック入力、 DX……カウント値。
のブロック図、第２図（ａ）は本発明のより具体的な実
例を示す回路図、第２図（ｂ）本発明の実施例に用いら
れるフリップフロップのブロック図である。 １……カウント歩進制御部、２……順回検証制御部、 ３……時間間隔比較検証部、４……時間計数カウンタ、 ５……２入力アンドゲート、 ６……ディレイバックファゲート、 ７……インバータゲート、８……ディレイ発振部、 Ｄ……データ入力端子、Ｑ……データ出力端子、 Ｒ……リセット端子、XX……クロック入力、 DX……カウント値。
Claims (1)
- 【請求項１】集積回路中に該回路の本体機能部分と独立
して構成される平均ゲート遅延自己検証回路において、
評価対象のゲートを複数個（Gk）接続したディレイ回路
およびインバータを用いかつスタート信号入力により発
振されるディレイ発振部を有し、前記発振部の発振クロ
ックを計数する時間計数カウンタ（2N）と、前記カウン
タの初期ロード値を制御するカウント歩進制御部と、外
部入力クロックで規定される一定の時間間隔と前記時間
計数カウンタのキャリーアウトまでの時間との比較検証
を行う一定時間間隔比較検証部と、順次検証を行うため
のフロー制御を行う順回検証制御部とを有し、基本クロ
ック信号入力により前記カウント歩進制御部のクリアを
行って順回検証に入り、前記順回検証制御部の制御によ
り、（イ）前記カウント歩進制御部の値を前記時間計数
カウンタにロードを行い、（ロ）基本クロック信号に同
期して前記時間計数カウンタをカウントイネーブル状態
とし、（ハ）前記一定時間間隔比較検証部は基本クロッ
ク信号に同期した一定時間（TCX）内に前記時間計数カ
ウンタのキャリーアウトの有無を監視し、（ニ）キャリ
ーアウトが発生しているときは前記カウント歩進制御部
にカウントアップパルスを送出し、該カウント歩進制御
部はこのカウントアップパルスを受けて基本クロック信
号に同期した歩進動作を行い前記（ロ）の状態に戻り、
（ホ）キャリーアウトが発生していないときは外部のス
トップ信号によって順回制御を一時停止し、前記カウン
ト歩進制御部の値をフリップフロップにラッチし、該カ
ウント歩進制御部の値をその出力端子へ出力し、前記カ
ウント歩進制御部のクリアを行い、以後順回検証に入る
のを繰り返し行わせることを特徴とする平均ゲート遅延
自己検証回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037154A JP2536020B2 (ja) | 1988-02-19 | 1988-02-19 | 平均ゲ―ト遅延自己検証回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037154A JP2536020B2 (ja) | 1988-02-19 | 1988-02-19 | 平均ゲ―ト遅延自己検証回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212372A JPH01212372A (ja) | 1989-08-25 |
| JP2536020B2 true JP2536020B2 (ja) | 1996-09-18 |
Family
ID=12489684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63037154A Expired - Lifetime JP2536020B2 (ja) | 1988-02-19 | 1988-02-19 | 平均ゲ―ト遅延自己検証回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536020B2 (ja) |
-
1988
- 1988-02-19 JP JP63037154A patent/JP2536020B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01212372A (ja) | 1989-08-25 |
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