JPS6076807A - クロツク整形回路 - Google Patents
クロツク整形回路Info
- Publication number
- JPS6076807A JPS6076807A JP18478683A JP18478683A JPS6076807A JP S6076807 A JPS6076807 A JP S6076807A JP 18478683 A JP18478683 A JP 18478683A JP 18478683 A JP18478683 A JP 18478683A JP S6076807 A JPS6076807 A JP S6076807A
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- circuit
- pulse width
- shaping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は、パルス幅にばらつきのあるクロックから、一
定値以上の正、負のパルス幅を持っクロックを作成する
クロック整形回路に関する。
定値以上の正、負のパルス幅を持っクロックを作成する
クロック整形回路に関する。
従来、クロック整形回路は、正のパルス幅または負のパ
ルス幅を一定にするようなデー−ティ補正回路、ジッタ
等を吸゛収できるフェーズロックド／ｌ’ −フ等があ
ったが、正のパルス幅ト負のパルス幅の両方を一定値以
上にするのは困難であった。
ルス幅を一定にするようなデー−ティ補正回路、ジッタ
等を吸゛収できるフェーズロックド／ｌ’ −フ等があ
ったが、正のパルス幅ト負のパルス幅の両方を一定値以
上にするのは困難であった。
特に、クロックの系を切替えた時等に生じるパルス幅の
狭い正、または負のパルス等があると、十分に補正しき
れない場合が多かった。
狭い正、または負のパルス等があると、十分に補正しき
れない場合が多かった。
本発明の目的は、このような時にも、出力のパルス幅を
、正、負とも一定値以上に整形するクロツク整形回路を
提供することにある、 〔発明の構成〕 本発明のクロック整形回路は、パルス幅にばらつきのあ
る入力クロックから整形された出力クロックを得るクロ
ック整形回路において、入力クロックの立上シを検出し
てパルスを出す立上り検出回路と、入力クロックの立上
シを恢出し、それを時間ＴＡだけ遅延させてパルスを出
す遅延立上シ検出回路と、出力クロックを時間ＴＢだけ
遅延させる出力遅延回路と、該出力遅延回路の反転出力
と前記立上シ検出回路の出力とを人力とする第１の論理
積回路と、前記遅延立上り検出回路の出力と前記出力遅
延回路の出力とを入力とする第２の論理積回路と、前記
第１の論理積回路の出力によりセットされ前記第２の論
理積回路の出力によシリセットされる７リツプ・７０ツ
ブよシ構成され該フリップ・７リツプの出力を出力クロ
ックとすることを特徴とする。
、正、負とも一定値以上に整形するクロツク整形回路を
提供することにある、 〔発明の構成〕 本発明のクロック整形回路は、パルス幅にばらつきのあ
る入力クロックから整形された出力クロックを得るクロ
ック整形回路において、入力クロックの立上シを検出し
てパルスを出す立上り検出回路と、入力クロックの立上
シを恢出し、それを時間ＴＡだけ遅延させてパルスを出
す遅延立上シ検出回路と、出力クロックを時間ＴＢだけ
遅延させる出力遅延回路と、該出力遅延回路の反転出力
と前記立上シ検出回路の出力とを人力とする第１の論理
積回路と、前記遅延立上り検出回路の出力と前記出力遅
延回路の出力とを入力とする第２の論理積回路と、前記
第１の論理積回路の出力によりセットされ前記第２の論
理積回路の出力によシリセットされる７リツプ・７０ツ
ブよシ構成され該フリップ・７リツプの出力を出力クロ
ックとすることを特徴とする。
次に図面を参照して、本発明の実施例について説明する
。
。
第１図は本発明のにおけるクロック螢形回を実施例を示
すブロック図、第２図は、第１図の動作を説明するタイ
ムチャートである。パルス幅にばらつきのある入力クロ
ック１は第１図に示すように立上シ検出回路１０に入力
され、立上シ検出回１ｉ！ｉｌｏは立上逆位置を検出し
て立上多出力２にパルスＡ、Ｂ、Ｃ，Ｄ（第２図）を出
す。又この入力クロック１は遅延立上り検出回路１１に
も入力され、遅延立上）検出回路１１は入力クロックｌ
を予め設定された時間ＴＡだけ遅延させてパルスＥ、Ｆ
、Ｇ、Ｈを出す。−力出力遅延回路１５は出力クロック
７をクロック整形後に最小限必要な負のパルス幅に対応
する時間ＴＥだけ遅延させて遅延出力４を出す。この遅
延出力４は反転されて論理積回路１２の一方に入力され
、この論理積回路１２の他方の人力には前記立上多出力
２が入力されている。そして論理積回路１２の出力５は
フリップ・フロップ１４のセット入力に接続される。こ
のように接続されることによって第２図に示すように入
力クロック１の立上シ時に発生するパルスＡ、Ｂ、Ｃ，
Ｄのうち、出力クロック７が立下ってから時間ＴＢ以内
に発生したノ（ルスＣは論理積回路１？でインヒビット
され、フリップ・フロップ１４０セット人力５は）（ル
スａ、ｂ、ｃ＋とな多出力クロック７の負のパルス幅は
時間＋ｐＢ以上になる。又前記遅延出力４は同時に論理
積回路１３の一方に人力され、この論理積回路１３の他
方には遅延立上シ検出回路１１の出力３が人力されてい
る。そして論理積回路１３の出力６はフリップ・フロッ
プ１４のリセット入力に接続される。これによって第２
図に示すように人力クロック１の立上りから時間ＴＡだ
け遅れて発生する）くルスＥ、 Ｆ 、 Ｇ 、 Ｈの
うち、出力クロック７が立上ってから時間ＴＢ以内に発
生したノクルスＧは論理積回路１３でインヒビットされ
、フリップ・フロップ１４のリセット人力はパルスｅ、
ｆ、ｈとな多出力クロックの正のパルス幅は時間１３以
上となる。通常はクリップ・フロップ１４は入力クロッ
ク１の立上シパルスでセットされ、立上シハルスよシ時
間ＴＡ遅れたパルスでリセットされる為、通常は正のパ
ルス幅に対応する時間はＴＡとなる。
すブロック図、第２図は、第１図の動作を説明するタイ
ムチャートである。パルス幅にばらつきのある入力クロ
ック１は第１図に示すように立上シ検出回路１０に入力
され、立上シ検出回１ｉ！ｉｌｏは立上逆位置を検出し
て立上多出力２にパルスＡ、Ｂ、Ｃ，Ｄ（第２図）を出
す。又この入力クロック１は遅延立上り検出回路１１に
も入力され、遅延立上）検出回路１１は入力クロックｌ
を予め設定された時間ＴＡだけ遅延させてパルスＥ、Ｆ
、Ｇ、Ｈを出す。−力出力遅延回路１５は出力クロック
７をクロック整形後に最小限必要な負のパルス幅に対応
する時間ＴＥだけ遅延させて遅延出力４を出す。この遅
延出力４は反転されて論理積回路１２の一方に入力され
、この論理積回路１２の他方の人力には前記立上多出力
２が入力されている。そして論理積回路１２の出力５は
フリップ・フロップ１４のセット入力に接続される。こ
のように接続されることによって第２図に示すように入
力クロック１の立上シ時に発生するパルスＡ、Ｂ、Ｃ，
Ｄのうち、出力クロック７が立下ってから時間ＴＢ以内
に発生したノ（ルスＣは論理積回路１？でインヒビット
され、フリップ・フロップ１４０セット人力５は）（ル
スａ、ｂ、ｃ＋とな多出力クロック７の負のパルス幅は
時間＋ｐＢ以上になる。又前記遅延出力４は同時に論理
積回路１３の一方に人力され、この論理積回路１３の他
方には遅延立上シ検出回路１１の出力３が人力されてい
る。そして論理積回路１３の出力６はフリップ・フロッ
プ１４のリセット入力に接続される。これによって第２
図に示すように人力クロック１の立上りから時間ＴＡだ
け遅れて発生する）くルスＥ、 Ｆ 、 Ｇ 、 Ｈの
うち、出力クロック７が立上ってから時間ＴＢ以内に発
生したノクルスＧは論理積回路１３でインヒビットされ
、フリップ・フロップ１４のリセット人力はパルスｅ、
ｆ、ｈとな多出力クロックの正のパルス幅は時間１３以
上となる。通常はクリップ・フロップ１４は入力クロッ
ク１の立上シパルスでセットされ、立上シハルスよシ時
間ＴＡ遅れたパルスでリセットされる為、通常は正のパ
ルス幅に対応する時間はＴＡとなる。
本発明は以上説明したように簡単な構成で、パルス幅に
変動のあるクロックから一定値以上の正負のパルス幅を
持つクロック金つくることができる０
変動のあるクロックから一定値以上の正負のパルス幅を
持つクロック金つくることができる０
第１図は本発明の一実施例を示すブロック図、第２図は
、第１図の動作を説明するタイムチャートである。 １・・・・・・入力クロック、７・・・・・・出力クロ
ック、１０・・・・・・立上９検出回路、１１・・・・
・・遅延立上９検出回路、１２．１３・・・・・・論理
積回路、１４・・・・・・フリップ・フロップ、１５・
・・・・・出力遅延回路。
、第１図の動作を説明するタイムチャートである。 １・・・・・・入力クロック、７・・・・・・出力クロ
ック、１０・・・・・・立上９検出回路、１１・・・・
・・遅延立上９検出回路、１２．１３・・・・・・論理
積回路、１４・・・・・・フリップ・フロップ、１５・
・・・・・出力遅延回路。
Claims (1)
- パルス幅にばらつきの必る入力クロックから整形された
出力クロックを得るクロック整形回路において、入力ク
ロックの立上シを検出してパルスを出す立上シ検出回路
と、人力クロックの立上りを検出し、それを時間ＴＡだ
け遅延させてパルスを出す遅延立上り検出回路と、出力
クロックを時間ＴＢだけ遅延させる出力遅延回路と、該
出力遅延回路の反転出力と前記立上り検出回路の出力と
を入力とする第１の論理積回路と、前記遅延立上り検出
回路の出力と前記出力遅延回路の出力とを入力とする第
２の論理積回路と、前記第１の論理積回路の出力により
セットされ前記第２の論理積回路の出力によりリセット
されるフリップ・フロップより構成され、該フリップ・
フロップの出力を出力クロックとすることを特徴とする
クロック整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18478683A JPS6076807A (ja) | 1983-10-03 | 1983-10-03 | クロツク整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18478683A JPS6076807A (ja) | 1983-10-03 | 1983-10-03 | クロツク整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076807A true JPS6076807A (ja) | 1985-05-01 |
Family
ID=16159262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18478683A Pending JPS6076807A (ja) | 1983-10-03 | 1983-10-03 | クロツク整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076807A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05508975A (ja) * | 1990-12-20 | 1993-12-09 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 調節可能なクロック・チョッパ／エキスパンダ回路 |
| JP2019146073A (ja) * | 2018-02-22 | 2019-08-29 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
| GB2599681A (en) * | 2020-10-08 | 2022-04-13 | Thermo Fisher Scient Bremen Gmbh | Pulse shaping circuit |
| EP4125212A1 (en) * | 2021-07-27 | 2023-02-01 | NXP USA, Inc. | Pulse stretching circuit |
-
1983
- 1983-10-03 JP JP18478683A patent/JPS6076807A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05508975A (ja) * | 1990-12-20 | 1993-12-09 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 調節可能なクロック・チョッパ／エキスパンダ回路 |
| JP2019146073A (ja) * | 2018-02-22 | 2019-08-29 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
| GB2599681A (en) * | 2020-10-08 | 2022-04-13 | Thermo Fisher Scient Bremen Gmbh | Pulse shaping circuit |
| US11694885B2 (en) | 2020-10-08 | 2023-07-04 | Thermo Fisher Scientific (Bremen) Gmbh | Pulse shaping circuit |
| EP4125212A1 (en) * | 2021-07-27 | 2023-02-01 | NXP USA, Inc. | Pulse stretching circuit |
| US11646723B2 (en) | 2021-07-27 | 2023-05-09 | Nxp Usa, Inc. | Pulse stretcher |
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