JP2605895B2 - トリガ信号発生器 - Google Patents
トリガ信号発生器Info
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、導入した２つの信号の時間差が設定した狭
い時間幅内にあるときトリガ信号を出力する装置に関す
るものである。
い時間幅内にあるときトリガ信号を出力する装置に関す
るものである。
＜従来の技術＞ オシロスコープ等においては、例えばチャネルch1に
導入した信号Ａと、チャネルch2に導入した信号Ｂが、
予め設定した狭い時間幅内で発生した時、トリガ信号を
発生させ、このトリガ信号を起点として、信号A,Bの波
形を表示する機能が備えられている。
導入した信号Ａと、チャネルch2に導入した信号Ｂが、
予め設定した狭い時間幅内で発生した時、トリガ信号を
発生させ、このトリガ信号を起点として、信号A,Bの波
形を表示する機能が備えられている。
このようなオシロスコープにおいては、トリガ信号発
生器として次のような構成が従来とられていた。
生器として次のような構成が従来とられていた。
信号Ａの立上がりエッジと、信号Ｂの立上がりエッジ
とで、時間差分のパルスを切出す。即ち、例えば信号Ａ
の立上がりエッジで時間差分パルスの立上がりを切出
し、信号Ｂの立上がりエッジで時間差分パルスの立下が
りエッジを切出す。従って、時間差分パルスのパルス幅
は、信号A,Bの立上がりエッジの時間差に等しい。
とで、時間差分のパルスを切出す。即ち、例えば信号Ａ
の立上がりエッジで時間差分パルスの立上がりを切出
し、信号Ｂの立上がりエッジで時間差分パルスの立下が
りエッジを切出す。従って、時間差分パルスのパルス幅
は、信号A,Bの立上がりエッジの時間差に等しい。
そして得られた時間差分パルスをパルス幅検出回路に
加え、このパルス幅が、パルス幅検出回路に予め設定し
たパルス幅以下の時のみ、トリガ信号を出力するもので
ある。
加え、このパルス幅が、パルス幅検出回路に予め設定し
たパルス幅以下の時のみ、トリガ信号を出力するもので
ある。
＜発明が解決しようとする課題＞ 以上のような従来のトリガ信号発生器では、時間差が
極めて狭くなると（例えば時間差＝０）、これを検出す
ることができず、トリガ信号を発生できないと言う課題
がある。
極めて狭くなると（例えば時間差＝０）、これを検出す
ることができず、トリガ信号を発生できないと言う課題
がある。
説明を加える。上述のように、従来回路は、信号Ａと
Ｂの立上がりエッジの時間差に対応するパルス幅ｗの信
号を切出すが、時間差が極めて狭くなると、ｗ０とな
る。このパルス幅ｗを検出する狭パルス幅検出回路は、
通常、論理素子、例えばフリップフロップ等で構成され
る。論理素子（フリップフロップ）には、素子固有のス
ピード限界があるため、加えられた信号のパルス幅が、
一定の限界を下回ると、もはや応答することができなく
なる。この結果、時間差が極めて狭くなるとトリガ信号
を発生できなくなるのである。
Ｂの立上がりエッジの時間差に対応するパルス幅ｗの信
号を切出すが、時間差が極めて狭くなると、ｗ０とな
る。このパルス幅ｗを検出する狭パルス幅検出回路は、
通常、論理素子、例えばフリップフロップ等で構成され
る。論理素子（フリップフロップ）には、素子固有のス
ピード限界があるため、加えられた信号のパルス幅が、
一定の限界を下回ると、もはや応答することができなく
なる。この結果、時間差が極めて狭くなるとトリガ信号
を発生できなくなるのである。
本発明の目的は、予め設定された時間差内で２つの信
号A,Bが発生した場合、２つの信号の時間差が極めて狭
い場合でも（時間差０でも）、確実にこれを検出し、ト
リガ信号を出力できるトリガ信号発生器を提供すること
である。
号A,Bが発生した場合、２つの信号の時間差が極めて狭
い場合でも（時間差０でも）、確実にこれを検出し、ト
リガ信号を出力できるトリガ信号発生器を提供すること
である。
＜課題を解決するための手段＞ 本発明は、上記課題を解決するために 遅延量td1の第１の遅延素子（３）を内蔵し、信号Ａ
が加えられるとパルス幅２・td1の信号を出力する第１
の論理回路と、 遅延量td2の第２の遅延素子（４）を内蔵し、信号Ｂ
が加えられるとパルス幅２・td2の信号を出力する第２
の論理回路と、 第１と第２の論理回路の出力を導入し、論理積演算を
行う手段（７）と、 この手段（７）の出力信号のエッジに同期して信号を
出力する素子（８）と、 を備えるようにしたものである。
が加えられるとパルス幅２・td1の信号を出力する第１
の論理回路と、 遅延量td2の第２の遅延素子（４）を内蔵し、信号Ｂ
が加えられるとパルス幅２・td2の信号を出力する第２
の論理回路と、 第１と第２の論理回路の出力を導入し、論理積演算を
行う手段（７）と、 この手段（７）の出力信号のエッジに同期して信号を
出力する素子（８）と、 を備えるようにしたものである。
＜作用＞ 信号Ａの発生時刻をTA、信号Ｂの発生時刻をTBとす
る。
る。
TA−TB＞２・td1 の時、及び TB−TA＞２・td2 の時 トリガ信号は、発生しない。
＜理由＞ TA−TB＞２・td1の場合で説明する。第１の
論理回路からは、信号Ａの発生を起点としてパルス幅２
・td1の信号が発生する。そしてこのパルス幅２・td1以
内に信号Ｂが発生しなければ、論理積演算を行う手段７
の一方の入力（第２の論理回路の出力）は、“0"である
から手段７からは、信号ｇが発生しない。
論理回路からは、信号Ａの発生を起点としてパルス幅２
・td1の信号が発生する。そしてこのパルス幅２・td1以
内に信号Ｂが発生しなければ、論理積演算を行う手段７
の一方の入力（第２の論理回路の出力）は、“0"である
から手段７からは、信号ｇが発生しない。
TA−TB＜２・td1 の時、及び TB−TA＜２・td2 の時 トリガ信号が、発生する。
＜理由＞ TA−TB＜２・td1の場合で説明する。信号Ａ
が発生し、第１の論理回路がパルス幅２・td1の信号を
発生させている期間に信号Ｂが発生すると、第２の論理
回路もパルス幅２・td2の信号を発生させる。即ち、論
理積演算を行う手段７の２つの入力は、どちらも“1"と
なるので、信号ｇが発生する。
が発生し、第１の論理回路がパルス幅２・td1の信号を
発生させている期間に信号Ｂが発生すると、第２の論理
回路もパルス幅２・td2の信号を発生させる。即ち、論
理積演算を行う手段７の２つの入力は、どちらも“1"と
なるので、信号ｇが発生する。
＜実施例＞ 以下、図面を用いて本発明を詳しく説明する。
第１図は本発明に係るトリガ信号発生器の一実施例を
示す図、第２図は第１図装置のタイムチャート、第３図
は本発明の応用例である。
示す図、第２図は第１図装置のタイムチャート、第３図
は本発明の応用例である。
第１図の装置は、第１の論理回路10と、第２の論理回
路11と、論理積演算を行う手段７と、トリガ信号を発生
させる手段８とから成立っている。
路11と、論理積演算を行う手段７と、トリガ信号を発生
させる手段８とから成立っている。
第１の論理回路10は、Ｄタイプフリップフロップ（以
下、DFFと記す）１と、遅延素子３と、オアゲート５よ
り構成される。この第１の論理回路は、信号Ａが加えら
れると、パルス幅２・td1の信号ｅを出力するものであ
る。DFF1は、Ｄ端子に常時HIGHレベルの信号（以下、
“1"と記す）が加えられており、クロック端子（以下、
ck端子と記す）に信号Ａの立上がりエッジが加えられる
と、Ｑ端子からＤ端子の状態、この場合は、“1"を出力
する。またリセット端子（Ｒ端子）に信号ｂが加えられ
ると、DFF1のＱ端子は、“0"となる。
下、DFFと記す）１と、遅延素子３と、オアゲート５よ
り構成される。この第１の論理回路は、信号Ａが加えら
れると、パルス幅２・td1の信号ｅを出力するものであ
る。DFF1は、Ｄ端子に常時HIGHレベルの信号（以下、
“1"と記す）が加えられており、クロック端子（以下、
ck端子と記す）に信号Ａの立上がりエッジが加えられる
と、Ｑ端子からＤ端子の状態、この場合は、“1"を出力
する。またリセット端子（Ｒ端子）に信号ｂが加えられ
ると、DFF1のＱ端子は、“0"となる。
遅延素子３は、導入した信号ａを、時間td1だけ遅ら
せ、信号ｂとして出力するもので、２つの信号の検出時
間を設定する作用を持つ。この遅延素子３は、例えば市
販されているディレイラインで構成することができ、第
１図では図示していないが、外部から設定した信号によ
り、遅延量td1を選択する機能を持たせることができ
る。
せ、信号ｂとして出力するもので、２つの信号の検出時
間を設定する作用を持つ。この遅延素子３は、例えば市
販されているディレイラインで構成することができ、第
１図では図示していないが、外部から設定した信号によ
り、遅延量td1を選択する機能を持たせることができ
る。
オアゲート５は、DFF1のＱ端子と遅延素子３の出力信
号を導入し、その論理和演算を行うものである。
号を導入し、その論理和演算を行うものである。
第２の論理回路11は、DFF2と、遅延素子４と、オアゲ
ート６より構成される。この第２の論理回路は、信号Ｂ
が加えられると、パルス幅２・td2の信号ｆを出力する
ものである。各構成素子は、第１の論理回路10の素子と
対応する。即ち、DFF2はDFF1と対応し、遅延素子４は遅
延素子３と対応し（ただし遅延素子４の遅延量はtd
2）、オアゲート６はゲート５に対応する。
ート６より構成される。この第２の論理回路は、信号Ｂ
が加えられると、パルス幅２・td2の信号ｆを出力する
ものである。各構成素子は、第１の論理回路10の素子と
対応する。即ち、DFF2はDFF1と対応し、遅延素子４は遅
延素子３と対応し（ただし遅延素子４の遅延量はtd
2）、オアゲート６はゲート５に対応する。
アンドゲート７は、第１と第２の論理回路の出力信号
e,fの論理積演算を行う。
e,fの論理積演算を行う。
DFF8は、Ｄ端子に常時“1"が加えられており、アンド
ゲート７から信号ｇが、ck端子に加えられると、その立
上がりエッジによりＱ端子から信号ｈを出力するもので
ある。この信号ｈは、トリガ信号として用いることがで
きる。
ゲート７から信号ｇが、ck端子に加えられると、その立
上がりエッジによりＱ端子から信号ｈを出力するもので
ある。この信号ｈは、トリガ信号として用いることがで
きる。
以上のように構成された第１図装置の動作を第２図を
参照しながら説明する。
参照しながら説明する。
発明の目的のところで説明したように、第１図装置
は、予め設定された時間差内で２つの信号A,Bが発生し
た場合、２つの信号の時間差が極めて狭い場合でも（時
間差０でも）、確実にこれを検出し、トリガ信号を出力
できる装置である。
は、予め設定された時間差内で２つの信号A,Bが発生し
た場合、２つの信号の時間差が極めて狭い場合でも（時
間差０でも）、確実にこれを検出し、トリガ信号を出力
できる装置である。
即ち、信号Ａの発生時刻をTA、信号Ｂの発生時刻をTB
とした場合、 TA−TB＞２・td1 の時、及び TB−TA＞２・td2 の時 トリガ信号は、発生せず、 TA−TB＜２・td1 の時、及び TB−TA＜２・td2 の時 トリガ信号を発生させる装置である。
とした場合、 TA−TB＞２・td1 の時、及び TB−TA＞２・td2 の時 トリガ信号は、発生せず、 TA−TB＜２・td1 の時、及び TB−TA＜２・td2 の時 トリガ信号を発生させる装置である。
の場合の動作から説明する。
第２図に示したタイムチャートの例では、信号Ａの発
生E1（立上がりエッジE1……第２図（１）参照）と、信
号Ｂの発生E4（立上がりエッジE4……（２）参照）は、
時間T1の差があり、 ２・td1＜T1 であるとする。この場合、信号ＡがＢより先に発生した
ので、TA−TB＞２・td1に当該する。
生E1（立上がりエッジE1……第２図（１）参照）と、信
号Ｂの発生E4（立上がりエッジE4……（２）参照）は、
時間T1の差があり、 ２・td1＜T1 であるとする。この場合、信号ＡがＢより先に発生した
ので、TA−TB＞２・td1に当該する。
まず信号ＡのエッジE1が発生すると、このエッジE1に
同期して、DFF1のＱ端子の信号ａは、“1"となる（第２
図（３）参照）。この信号ａは、遅延素子３にて、td1
遅れるので、遅延素子３の出力信号ｂは、エッジE1から
時間td1遅れて、“1"となる（第２図（４）参照）。従
って、DFF1のリセット端子に、この信号ｂの“1"が加え
られるので、Ｑ端子の信号ａは、“0"となる（（３）参
照）。この信号ａの立下がり（“0"）は、時間td1遅れ
て遅延素子３から出力されるので、信号ａと信号ｂは、
第２図（３），（４）の如くなる。従って、２つの信号
a,bの論理和を演算するオアゲート５の出力信号ｅは、
第２図（５）となる。即ち、信号Ａが第１の論理回路10
に加えられると、パルス幅２・td1の信号ｅを出力す
る。
同期して、DFF1のＱ端子の信号ａは、“1"となる（第２
図（３）参照）。この信号ａは、遅延素子３にて、td1
遅れるので、遅延素子３の出力信号ｂは、エッジE1から
時間td1遅れて、“1"となる（第２図（４）参照）。従
って、DFF1のリセット端子に、この信号ｂの“1"が加え
られるので、Ｑ端子の信号ａは、“0"となる（（３）参
照）。この信号ａの立下がり（“0"）は、時間td1遅れ
て遅延素子３から出力されるので、信号ａと信号ｂは、
第２図（３），（４）の如くなる。従って、２つの信号
a,bの論理和を演算するオアゲート５の出力信号ｅは、
第２図（５）となる。即ち、信号Ａが第１の論理回路10
に加えられると、パルス幅２・td1の信号ｅを出力す
る。
一方、第２の論理回路11の動作も第１の論理回路10の
動作と全く同様であり、信号Ｂが第２の論理回路11に加
えられると、パルス幅２・td2の信号ｆを出力する。
動作と全く同様であり、信号Ｂが第２の論理回路11に加
えられると、パルス幅２・td2の信号ｆを出力する。
ここで、２・td1＜T1の時、第１の論理回路の出力信
号ｅと、第２の論理回路の出力信号ｆが双方とも同時に
“1"となる期間は無いので、アンドゲート７の出力信号
ｇは、“0"のままである。即ち、DFF8にクロックが加え
られず、トリガ信号ｈは発生しない（第２図（９），
（10）参照）。
号ｅと、第２の論理回路の出力信号ｆが双方とも同時に
“1"となる期間は無いので、アンドゲート７の出力信号
ｇは、“0"のままである。即ち、DFF8にクロックが加え
られず、トリガ信号ｈは発生しない（第２図（９），
（10）参照）。
なお、上述は、TA−TB＞２・td1 の時、即ち、信号
Ａが先に発生した場合の説明であるが、 TB−TA＞２・td2 の時、即ち、信号Ｂが先に発生し
た場合も、第１の論理回路の出力信号ｅと、第２の論理
回路の出力信号ｆが双方とも同時に“1"となる期間は無
いので、アンドゲート７の出力信号ｇは、“0"のままで
ある。即ち、DFF8にクロックが加えられず、トリガ信号
ｈは、発生しない。
Ａが先に発生した場合の説明であるが、 TB−TA＞２・td2 の時、即ち、信号Ｂが先に発生し
た場合も、第１の論理回路の出力信号ｅと、第２の論理
回路の出力信号ｆが双方とも同時に“1"となる期間は無
いので、アンドゲート７の出力信号ｇは、“0"のままで
ある。即ち、DFF8にクロックが加えられず、トリガ信号
ｈは、発生しない。
次に、前記の場合（トリガ信号を発生させる場
合）、即ち TA−TB＜２・td1 の時、及び TB−TA＜２・td2 の時 の動作を、第２図の信号ＡにおけるエッジE3、及び信号
ＢにおけるエッジE6の周辺を参照して説明する。
合）、即ち TA−TB＜２・td1 の時、及び TB−TA＜２・td2 の時 の動作を、第２図の信号ＡにおけるエッジE3、及び信号
ＢにおけるエッジE6の周辺を参照して説明する。
第２図に示したタイムチャートの例では、信号Ａの発
生E3（第２図（１）参照）と、信号Ｂの発生E6（（２）
参照）は、時間T2の差があり、 T2＜２・td1 であるとする。この場合、信号ＡがＢより先に発生した
ので、TA−TB＜２・td1に該当する。
生E3（第２図（１）参照）と、信号Ｂの発生E6（（２）
参照）は、時間T2の差があり、 T2＜２・td1 であるとする。この場合、信号ＡがＢより先に発生した
ので、TA−TB＜２・td1に該当する。
まず信号ＡのエッジE3が発生すると、このエッジE3に
同期して、DFF1のＱ端子の信号ａは、第２図（３）とな
り、遅延素子３の出力信号ｂは、第２図（４）となる。
従って、２つの信号a,bの論理和を演算するオアゲート
５の出力信号ｅは、第２図（５）となる。即ち、信号Ａ
が第１の論理回路10に加えられると、で説明したのと
同様な動作により、パルス幅２・td1の信号ｅを出力す
る。
同期して、DFF1のＱ端子の信号ａは、第２図（３）とな
り、遅延素子３の出力信号ｂは、第２図（４）となる。
従って、２つの信号a,bの論理和を演算するオアゲート
５の出力信号ｅは、第２図（５）となる。即ち、信号Ａ
が第１の論理回路10に加えられると、で説明したのと
同様な動作により、パルス幅２・td1の信号ｅを出力す
る。
また、信号ＢのエッジE6が発生すると、このエッジE6
に同期して、DFF2のＱ端子の信号ｃは、第２図（６）と
なり、遅延素子４の出力信号ｄは、第２図（７）とな
る。従って、２つの信号c,dの論理和を演算するオアゲ
ート６の出力信号ｆは、第２図（８）となる。即ち、信
号Ｂが第２の論理回路11に加えられると、のところで
説明したのと同様な動作により、パルス幅２・td2の信
号ｆを出力する。
に同期して、DFF2のＱ端子の信号ｃは、第２図（６）と
なり、遅延素子４の出力信号ｄは、第２図（７）とな
る。従って、２つの信号c,dの論理和を演算するオアゲ
ート６の出力信号ｆは、第２図（８）となる。即ち、信
号Ｂが第２の論理回路11に加えられると、のところで
説明したのと同様な動作により、パルス幅２・td2の信
号ｆを出力する。
従って、T2＜２・td1の条件下では、必ず信号ｅと信
号ｆとが、双方とも同時に“1"となる期間が存在するの
で、アンドゲート７からは、第２図（９）に示すよう
に、信号ＢのエッジE6に同期して“1"となる信号ｇが発
生する。
号ｆとが、双方とも同時に“1"となる期間が存在するの
で、アンドゲート７からは、第２図（９）に示すよう
に、信号ＢのエッジE6に同期して“1"となる信号ｇが発
生する。
この信号ｇは、DFF8へ加えられ、DFF8のＱ端子から信
号ｈ（トリガ信号）が出力される。
号ｈ（トリガ信号）が出力される。
なお、上述では、信号Ａと信号Ｂの発生時間差がT2と
して説明したが、本発明においては、T2＝０即ち、信号
Ａと信号Ｂが同時に発生してもトリガ信号ｈを出力でき
る。
して説明したが、本発明においては、T2＝０即ち、信号
Ａと信号Ｂが同時に発生してもトリガ信号ｈを出力でき
る。
これを以下に説明する。この場合、信号Ｂは、第２図
（２）に点線で示すエッジE7で発生する。したがって、
信号ｃと信号ｄと信号ｆは、第２図の（６），（７），
（８）の点線に示す時点で発生するので、信号ｅと信号
ｆとは、同時刻に発生する。即ち、アンドゲート７の出
力信号ｇは、“1"となり、トリガ信号ｈを発生させるこ
とができる。
（２）に点線で示すエッジE7で発生する。したがって、
信号ｃと信号ｄと信号ｆは、第２図の（６），（７），
（８）の点線に示す時点で発生するので、信号ｅと信号
ｆとは、同時刻に発生する。即ち、アンドゲート７の出
力信号ｇは、“1"となり、トリガ信号ｈを発生させるこ
とができる。
なお、上述は、TA−TB＝T2＜２・td1の時、即ち、信
号Ａが先に発生した場合の説明であるが、TB−TA＝T2＜
２・td2の時、即ち、信号Ｂが先に発生した場合も、第
１の論理回路の出力信号ｅと、第２の論理回路の出力信
号ｆが、双方とも同時に“1"となる期間が存在するの
で、アンドゲート７の出力信号ｇは、“1"となる。即
ち、DFF8にクロックが加えられ、トリガ信号ｈが、発生
する。
号Ａが先に発生した場合の説明であるが、TB−TA＝T2＜
２・td2の時、即ち、信号Ｂが先に発生した場合も、第
１の論理回路の出力信号ｅと、第２の論理回路の出力信
号ｆが、双方とも同時に“1"となる期間が存在するの
で、アンドゲート７の出力信号ｇは、“1"となる。即
ち、DFF8にクロックが加えられ、トリガ信号ｈが、発生
する。
第３図は本発明の応用例であり、グリッチ検出回路を
形成したものである。即ち、狭いパルス幅の信号Ｄをバ
ッファ13に導入し、そこで正極性の信号Ａ（この信号の
立上がりエッジが第１図の信号Ａに相当）と、負極性の
信号Ｂ（この信号の立上がりエッジが第１図の信号Ｂに
相当）に変換する。そして、第１図回路である14へ加え
ることにより、設定時間幅より狭いパルス幅の時トリガ
信号ｈを出力できる。
形成したものである。即ち、狭いパルス幅の信号Ｄをバ
ッファ13に導入し、そこで正極性の信号Ａ（この信号の
立上がりエッジが第１図の信号Ａに相当）と、負極性の
信号Ｂ（この信号の立上がりエッジが第１図の信号Ｂに
相当）に変換する。そして、第１図回路である14へ加え
ることにより、設定時間幅より狭いパルス幅の時トリガ
信号ｈを出力できる。
＜本発明の効果＞ 以上述べたように本発明によれば、次の効果が得られ
る。
る。
信号A,B間の時間差が０であっても、トリガ信号を
出力できる。
出力できる。
信号ＡがＢより先に発生した場合の時間差と、信号
ＢがＡより先に発生した場合の時間差をそれぞれ独立に
設定できる。
ＢがＡより先に発生した場合の時間差をそれぞれ独立に
設定できる。
第１図は本発明に係るトリガ信号発生器の一実施例を示
す図、第２図は第１図装置のタイムチャート、第３図は
本発明の応用例を示す図である。 1,2,8……DFF、3,4……遅延素子、5,6……オアゲート、
７……アンドゲート、10……第１の論理回路、11……第
２の論理回路。
す図、第２図は第１図装置のタイムチャート、第３図は
本発明の応用例を示す図である。 1,2,8……DFF、3,4……遅延素子、5,6……オアゲート、
７……アンドゲート、10……第１の論理回路、11……第
２の論理回路。
Claims (2)
- 【請求項１】遅延量td1の第１の遅延素子（３）を内蔵
し、信号Ａが加えられるとパルス幅２・td1の信号を出
力する第１の論理回路と、 遅延量td2の第２の遅延素子（４）を内蔵し、信号Ｂが
加えられるとパルス幅２・td2の信号を出力する第２の
論理回路と、 第１と第２の論理回路の出力を導入し、論理積演算を行
う手段（７）と、 この手段（７）の出力信号のエッジに同期してトリガ信
号を出力する素子（８）と、 を備えたトリガ信号発生器。 - 【請求項２】前記第１の論理回路として、 Ｄ端子に“1"が加えられ、クロック端子に信号Ａが加え
られ、Ｑ端子とリセット端子の間に第１の遅延素子
（３）が接続された第１フリップフロップ（１）と、 第１フリップフロップのＱ端子と第１の遅延素子の出力
信号を導入する第１論理和ゲート（５）と、で構成し、 前記第２の論理回路として、 Ｄ端子に“1"が加えられ、クロック端子に信号Ｂが加え
られ、Ｑ端子とリセット端子の間に第２の遅延素子
（４）が接続された第２フリップフロップ（２）と、 第２フリップフロップのＱ端子と第２の遅延素子の出力
信号を導入する第２論理和ゲート（６）と、で構成した
ことを特徴とする請求項（１）記載のトリガ信号発生
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30295989A JP2605895B2 (ja) | 1989-11-21 | 1989-11-21 | トリガ信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30295989A JP2605895B2 (ja) | 1989-11-21 | 1989-11-21 | トリガ信号発生器 |
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| Publication Number | Publication Date |
|---|---|
| JPH03162680A JPH03162680A (ja) | 1991-07-12 |
| JP2605895B2 true JP2605895B2 (ja) | 1997-04-30 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP30295989A Expired - Fee Related JP2605895B2 (ja) | 1989-11-21 | 1989-11-21 | トリガ信号発生器 |
Country Status (1)
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| JP (1) | JP2605895B2 (ja) |
-
1989
- 1989-11-21 JP JP30295989A patent/JP2605895B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03162680A (ja) | 1991-07-12 |
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