JP2605894B2 - トリガ信号発生器 - Google Patents
トリガ信号発生器Info
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、導入した２つの信号の時間差が設定した狭
い時間幅内にあるときトリガ信号を出力する装置に関す
るものである。
い時間幅内にあるときトリガ信号を出力する装置に関す
るものである。
＜従来の技術＞ オシロスコープ等においては、例えばチャネルch1に
導入した信号Ａと、チャネルch2に導入した信号Ｂが、
予め設定した狭い時間幅内で発生した時、トリガ信号を
発生させ、このトリガ信号を起点として、信号A,Bの波
形を表示する機能が備えられているものがある。
導入した信号Ａと、チャネルch2に導入した信号Ｂが、
予め設定した狭い時間幅内で発生した時、トリガ信号を
発生させ、このトリガ信号を起点として、信号A,Bの波
形を表示する機能が備えられているものがある。
このようなオシロスコープにおいては、トリガ信号発
生器として次のような構成が従来とられていた。
生器として次のような構成が従来とられていた。
信号Ａの立上がりエッジと、信号Ｂの立上がりエッジ
とで、時間差分のパルスを切出す。即ち、例えば信号Ａ
の立上がりエッジで時間差分パルスの立上がりを切出
し、信号Ｂの立上がりエッジで時間差分パルスの立下が
りエッジを切出す。従って、時間差分パルスのパルス幅
は、信号A,Bの立上がりエッジの時間差に等しい。
とで、時間差分のパルスを切出す。即ち、例えば信号Ａ
の立上がりエッジで時間差分パルスの立上がりを切出
し、信号Ｂの立上がりエッジで時間差分パルスの立下が
りエッジを切出す。従って、時間差分パルスのパルス幅
は、信号A,Bの立上がりエッジの時間差に等しい。
そして得られた時間差分パルスをパルス幅検出回路に
加え、このパルス幅が、パルス幅検出回路に予め設定し
たパルス幅以下の時のみ、トリガ信号を出力するもので
ある。
加え、このパルス幅が、パルス幅検出回路に予め設定し
たパルス幅以下の時のみ、トリガ信号を出力するもので
ある。
＜発明が解決しようとする課題＞ 以上のような従来のトリガ信号発生器では、時間差が
極めて狭くなると（例えば時間差＝０）、これを検出す
ることができず、トリガ信号を発生できないと言う課題
がある。
極めて狭くなると（例えば時間差＝０）、これを検出す
ることができず、トリガ信号を発生できないと言う課題
がある。
説明を加える。上述のように、従来回路は、信号Ａと
Ｂの立上がりエッジの時間差に対応するパルス幅ｗの信
号を切出すが、時間差が極めて狭くなると、ｗ０とな
る。このパルス幅ｗを検出する狭パルス幅検出回路は、
通常、論理素子、例えばフリップフロップ等で構成され
る。論理素子（フリップフロップ）には、素子固有のス
ピード限界があるため、加えられた信号のパルス幅が、
一定の限界を下回ると、もはや応答することができなく
なる。この結果、時間差が極めて狭くなるとトリガ信号
を発生できなくなるのである。
Ｂの立上がりエッジの時間差に対応するパルス幅ｗの信
号を切出すが、時間差が極めて狭くなると、ｗ０とな
る。このパルス幅ｗを検出する狭パルス幅検出回路は、
通常、論理素子、例えばフリップフロップ等で構成され
る。論理素子（フリップフロップ）には、素子固有のス
ピード限界があるため、加えられた信号のパルス幅が、
一定の限界を下回ると、もはや応答することができなく
なる。この結果、時間差が極めて狭くなるとトリガ信号
を発生できなくなるのである。
また、従来のトリガ信号発生器は、２つの信号ＡとＢ
のどちらが先に発生したかの検出をしていなかった。
のどちらが先に発生したかの検出をしていなかった。
本発明の目的は、予め設定された時間差内で２つの信
号A,Bが発生した場合、２つの信号の時間差が極めて狭
い場合でも（時間差０でも）、確実にこれを検出し、ト
リガ信号を出力できるとともに、ＡとＢのどちらの信号
が先に発生したかも判別できる機能を有したトリガ信号
発生器を提供することである。
号A,Bが発生した場合、２つの信号の時間差が極めて狭
い場合でも（時間差０でも）、確実にこれを検出し、ト
リガ信号を出力できるとともに、ＡとＢのどちらの信号
が先に発生したかも判別できる機能を有したトリガ信号
発生器を提供することである。
＜課題を解決するための手段＞ 本発明は、上記課題を解決するために Ｄ端子に“1"が加えられ、クロック端子に信号Ａが加
えられる第１フリップフロップ（以下、DFFと記す）
と、 Ｄ端子に“1"が加えられ、クロック端子に信号Ｂが加
えられる第2DFFと、 第１と第2DFFのＱ出力を論理和演算した信号を導入
し、これを時間td遅延させて前記２つのDFFのリセット
端子へ加える遅延素子（４）と、 第1,第2DFFのＱ出力を論理積演算した信号をクロック
端子に導入し、Ｄ端子に“1"が加えられた第3DFF（10）
と、 第1DFFのＱ出力と遅延素子の出力との論理和演算した
信号をＤ端子に導入し、クロック端子に信号Ｂが加えら
れた第4DFF（８）と、 第2DFFのＱ出力と遅延素子の出力との論理和演算した
信号をＤ端子に導入し、クロック端子に信号Ａが加えら
れた第5DFF（９）と、 第3,第4,第5DFFのＱ出力を論理和演算する手段（11）
と、 を備えるようにしたものである。
えられる第１フリップフロップ（以下、DFFと記す）
と、 Ｄ端子に“1"が加えられ、クロック端子に信号Ｂが加
えられる第2DFFと、 第１と第2DFFのＱ出力を論理和演算した信号を導入
し、これを時間td遅延させて前記２つのDFFのリセット
端子へ加える遅延素子（４）と、 第1,第2DFFのＱ出力を論理積演算した信号をクロック
端子に導入し、Ｄ端子に“1"が加えられた第3DFF（10）
と、 第1DFFのＱ出力と遅延素子の出力との論理和演算した
信号をＤ端子に導入し、クロック端子に信号Ｂが加えら
れた第4DFF（８）と、 第2DFFのＱ出力と遅延素子の出力との論理和演算した
信号をＤ端子に導入し、クロック端子に信号Ａが加えら
れた第5DFF（９）と、 第3,第4,第5DFFのＱ出力を論理和演算する手段（11）
と、 を備えるようにしたものである。
＜作用＞ 信号Ａの発生時刻をTA、信号Ｂの発生時刻をTBとす
る。
る。
|TA−TB|＜tdの時 第3 DFF10から信号ｉが発生し、 ０＜TA−TB＜２・tdの時 第4 DFF8から信号ｇが発生し、 ０＜TB−TA＜２・tdの時 第5 DFF9から信号ｈが発生し、 |TA−TB|＜２・tdの時 手段11からトリガ信号ｊが発生する。
＜実施例＞ 以下、図面を用いて本発明を詳しく説明する。
第１図は本発明に係るトリガ信号発生器の一実施例を
示す図、第２図は第１図装置のタイムチャート、第３図
は本発明の応用例である。
示す図、第２図は第１図装置のタイムチャート、第３図
は本発明の応用例である。
Ｄタイプフリップフロップ（DFF）１は、Ｄ端子に常
時HIGHレベルの信号（以下、“1"と記す）が加えられて
おり、クロック端子（以下、ck端子と記す）に信号Ａの
立上がりエッジが加えられると、Ｑ端子からＤ端子の状
態、この場合は、“1"を出力する。またリセット端子
（Ｒ端子）に信号ｂが加えられると、DFF1のＱ端子は、
“0"となる。
時HIGHレベルの信号（以下、“1"と記す）が加えられて
おり、クロック端子（以下、ck端子と記す）に信号Ａの
立上がりエッジが加えられると、Ｑ端子からＤ端子の状
態、この場合は、“1"を出力する。またリセット端子
（Ｒ端子）に信号ｂが加えられると、DFF1のＱ端子は、
“0"となる。
同様に、DFF2にもＤ端子へ常時“1"が加えられてお
り、ck端子に信号Ｂの立上がりエッジが加えられると、
Ｑ端子から“1"を出力する。
り、ck端子に信号Ｂの立上がりエッジが加えられると、
Ｑ端子から“1"を出力する。
オアゲート３は、DFF1とDFF2のＱ出力を導入し、この
論理和演算を行うものである。
論理和演算を行うものである。
遅延素子４は、オアゲート３から導入した信号を、時
間tdだけ遅らせ、信号Ｃとして出力するもので、２つの
信号A,Bの検出時間を設定する作用を持つ。この遅延素
子４は、例えば市販されているディレイラインで構成す
ることができ、第１図では図示していないが、外部から
設定した信号により、遅延量tdを選択する機能を持たせ
ることができる。
間tdだけ遅らせ、信号Ｃとして出力するもので、２つの
信号A,Bの検出時間を設定する作用を持つ。この遅延素
子４は、例えば市販されているディレイラインで構成す
ることができ、第１図では図示していないが、外部から
設定した信号により、遅延量tdを選択する機能を持たせ
ることができる。
オアゲート５は、DFF1のＱ出力である信号ａと、遅延
素子４の出力Ｃとを導入し、この論理和演算を行うもの
である。
素子４の出力Ｃとを導入し、この論理和演算を行うもの
である。
オアゲート６は、DFF2のＱ出力である信号ｂと、遅延
素子４の出力Ｃとを導入し、この論理和演算を行うもの
である。
素子４の出力Ｃとを導入し、この論理和演算を行うもの
である。
アンドゲート７は、DFF1とDFF2のＱ出力である信号ａ
とｂを導入し、この論理積演算を行うものである。
とｂを導入し、この論理積演算を行うものである。
DFF8は、Ｄ端子にオアゲート５の出力ｄが加えられ、
CK端子（クロック端子）に信号Ｂが加えられる。そし
て、ck端子の信号Ｂの立上がりエッジの時点におけるＤ
端子の状態（信号ｄの状態）をＱ端子に出力する。
CK端子（クロック端子）に信号Ｂが加えられる。そし
て、ck端子の信号Ｂの立上がりエッジの時点におけるＤ
端子の状態（信号ｄの状態）をＱ端子に出力する。
DFF9は、Ｄ端子にオアゲート６の出力ｅが加えられ、
CK端子に信号Ａが加えられる。そして、CK端子の信号Ａ
の立上がりエッジの時点におけるＤ端子の状態（信号ｅ
の状態）をＱ端子に出力する。
CK端子に信号Ａが加えられる。そして、CK端子の信号Ａ
の立上がりエッジの時点におけるＤ端子の状態（信号ｅ
の状態）をＱ端子に出力する。
DFF10は、Ｄ端子に常時“1"が加えられており、アン
ドゲート７からCK端子に信号ｆが加えられると、Ｑ端子
の出力ｉを“1"にするものである。
ドゲート７からCK端子に信号ｆが加えられると、Ｑ端子
の出力ｉを“1"にするものである。
オアゲート11は、DFF8とDFF9とDFF10のＱ出力を導入
し、これを論理和演算して信号ｊを出力するものであ
る。この信号ｊは、トリガ信号として用いることができ
る。
し、これを論理和演算して信号ｊを出力するものであ
る。この信号ｊは、トリガ信号として用いることができ
る。
以上のように構成された第１図装置の動作を第２図を
参照しながら説明する。
参照しながら説明する。
第１図装置は、予め設定された時間差内（本明細書で
は２・td以内）で２つの信号A,Bが発生した場合、２つ
の信号の時間差が極めて狭い場合でも（時間差０で
も）、確実にこれを検出してトリガ信号を発生させると
ともに、ＡとＢのどちらの信号が先に発生したかも判別
できる機能を有した装置である。
は２・td以内）で２つの信号A,Bが発生した場合、２つ
の信号の時間差が極めて狭い場合でも（時間差０で
も）、確実にこれを検出してトリガ信号を発生させると
ともに、ＡとＢのどちらの信号が先に発生したかも判別
できる機能を有した装置である。
信号Ａの発生時刻をTA、信号Ｂの発生時刻をTBとする
と、第１図の端子P3〜P5から次の信号が出力される。
と、第１図の端子P3〜P5から次の信号が出力される。
端子P3からは ０＜TA−TB＜２・tdの時信号ｇが発
生する。即ち、信号ｇは、信号Ａが先に発生したことを
意味するものである。
生する。即ち、信号ｇは、信号Ａが先に発生したことを
意味するものである。
端子P4からは ０＜TB−TA＜２・tdの時信号ｈが発
生する。即ち、信号ｈは、信号Ｂが先に発生したことを
意味するものである。
生する。即ち、信号ｈは、信号Ｂが先に発生したことを
意味するものである。
端子P5からは |TA−TB|＜２・tdの時信号ｊが発生
する。即ち、２つの信号A,Bの時間差が、２・td未満で
あれば、TA＝TBの時でも、トリガ信号ｊが発生する。
する。即ち、２つの信号A,Bの時間差が、２・td未満で
あれば、TA＝TBの時でも、トリガ信号ｊが発生する。
以下、端子P3〜P5から、上記した信号g,h,jが、それ
ぞれ出力される動作を説明する。
ぞれ出力される動作を説明する。
（Ａ）|TA−TB|＞２・tdの時 この場合のように、設定時間幅（２・td）より信号A,
Bの発生間隔が長い場合、端子P3〜P5からは何も信号は
発生しない。これを第２図の信号Ａの発生E1（立上がり
エッジE1……第２図（１）参照）と、信号Ｂの発生E4
（立上がりエッジE4……（２）参照）の部分を参照して
説明する。信号ＡとＢは、時間T1の差があり、 ２・td1＜T1 である。第２図では、信号ＡがＢより先に発生した例を
示している。
Bの発生間隔が長い場合、端子P3〜P5からは何も信号は
発生しない。これを第２図の信号Ａの発生E1（立上がり
エッジE1……第２図（１）参照）と、信号Ｂの発生E4
（立上がりエッジE4……（２）参照）の部分を参照して
説明する。信号ＡとＢは、時間T1の差があり、 ２・td1＜T1 である。第２図では、信号ＡがＢより先に発生した例を
示している。
信号A,Bが発生する前、DFF1,2は、予めリセットされ
ており、Ｑ端子は“0"状態である。ここで、信号Ａのエ
ッジE1が発生すると、このエッジE1に同期して、DFF1の
Ｑ端子の信号ａは、“1"となる（第２図（３）参照）。
従ってオアゲート３の出力も“1"となる。このオアゲー
ト３の出力は、遅延素子４にて、td遅れるので、遅延素
子４の出力信号ｃは、エッジE1から時間td遅れて、“1"
となる（第２図（４）参照）。従って、DFF1のリセット
端子に、この信号ｃの“1"が加えられるので、DFF1のＱ
端子の信号ａは、“0"となる（（３）参照）。なお、DF
F2のＱ端子は、この時点では、まだ信号Ｂが発生してい
ないので、依然として“0"のままである。
ており、Ｑ端子は“0"状態である。ここで、信号Ａのエ
ッジE1が発生すると、このエッジE1に同期して、DFF1の
Ｑ端子の信号ａは、“1"となる（第２図（３）参照）。
従ってオアゲート３の出力も“1"となる。このオアゲー
ト３の出力は、遅延素子４にて、td遅れるので、遅延素
子４の出力信号ｃは、エッジE1から時間td遅れて、“1"
となる（第２図（４）参照）。従って、DFF1のリセット
端子に、この信号ｃの“1"が加えられるので、DFF1のＱ
端子の信号ａは、“0"となる（（３）参照）。なお、DF
F2のＱ端子は、この時点では、まだ信号Ｂが発生してい
ないので、依然として“0"のままである。
この信号ａの立下がり（“0"）は、上述と同様な経過
をとり、時間td遅れて遅延素子４から出力されるので、
信号ｃは、信号ＡのエッジE1から２・td後に“0"となる
（第２図（４）参照）。
をとり、時間td遅れて遅延素子４から出力されるので、
信号ｃは、信号ＡのエッジE1から２・td後に“0"となる
（第２図（４）参照）。
次に信号ＡのエッジE1から時間T1経て信号Ｂが発生す
る。信号ＢのエッジE4に同期して、DFF2の出力ｂが“1"
となり（第２図（５）参照）、遅延素子４の作用によ
り、信号ｃは、信号ＢのエッジE4から時間td遅れて“1"
となる。従って、DFF1の出力ｂは、信号ｃの立上がりに
同期して“0"となる。また、信号ｃも上述と同様な動作
により、エッジE4から２・td後に“0"となる。従って、
信号A,BのエッジE1とE4が発生したことによる信号a,b,c
の波形は、第２図（３）〜（５）となる。
る。信号ＢのエッジE4に同期して、DFF2の出力ｂが“1"
となり（第２図（５）参照）、遅延素子４の作用によ
り、信号ｃは、信号ＢのエッジE4から時間td遅れて“1"
となる。従って、DFF1の出力ｂは、信号ｃの立上がりに
同期して“0"となる。また、信号ｃも上述と同様な動作
により、エッジE4から２・td後に“0"となる。従って、
信号A,BのエッジE1とE4が発生したことによる信号a,b,c
の波形は、第２図（３）〜（５）となる。
このような状態において、DFF1,2の出力信号a,bの論
理積を演算するアンドゲート７の出力信号ｆは、信号ａ
とｂが同一時期に共に“1"となる場合が無いので、“0"
のままである（第２図（３），（５），（９）参照）。
理積を演算するアンドゲート７の出力信号ｆは、信号ａ
とｂが同一時期に共に“1"となる場合が無いので、“0"
のままである（第２図（３），（５），（９）参照）。
また、オアゲート５は、信号ａとｃの論理和演算を行
うので、その出力ｄは、第２図（７）のようになる。
うので、その出力ｄは、第２図（７）のようになる。
またオアゲート６は、信号ｂとｃの論理和演算を行う
ので、その出力ｅは、第２図（８）のようになる。
ので、その出力ｅは、第２図（８）のようになる。
従って、DFF8は、信号ｄが“1"の期間に、信号Ｂが発
生しないので、言替えると、信号ＢのエッジE4が発生し
た時点では、信号ｄは“0"であるため、出力信号ｇは発
生しない（第２図（10）参照）。即ち、|TA−TB|＞２・
tdの場合、端子P3からは、信号が発生しない。
生しないので、言替えると、信号ＢのエッジE4が発生し
た時点では、信号ｄは“0"であるため、出力信号ｇは発
生しない（第２図（10）参照）。即ち、|TA−TB|＞２・
tdの場合、端子P3からは、信号が発生しない。
同様に、DFF9は、信号ＡのエッジE1が発生した時点で
は、信号ｅは“0"であるため、出力信号ｈは発生しない
（第２図（12）参照）。即ち、|TA−TB|＞２・tdの場
合、端子P4からは、信号が発生しない。
は、信号ｅは“0"であるため、出力信号ｈは発生しない
（第２図（12）参照）。即ち、|TA−TB|＞２・tdの場
合、端子P4からは、信号が発生しない。
また、DFF10は、信号ｆが発生しないので、その出力
ｉは“0"のままである。そして、信号g,h,iが総べて
“0"であるため、オアゲート11の出力ｊも“0"である
（第２図（14）参照）。即ち、|TA−TB|＞２・tdの場
合、端子P5からは、信号が発生しない。
ｉは“0"のままである。そして、信号g,h,iが総べて
“0"であるため、オアゲート11の出力ｊも“0"である
（第２図（14）参照）。即ち、|TA−TB|＞２・tdの場
合、端子P5からは、信号が発生しない。
上述は、信号ＡがＢより先に発生した場合の例である
が、信号Ｂが先に発生した場合も同様な動作により、上
述と同じ結果となるので、その説明を省略する。
が、信号Ｂが先に発生した場合も同様な動作により、上
述と同じ結果となるので、その説明を省略する。
（Ｂ）|TA−TB|＜２・tdの時 設定時間幅（２・td）より信号A,Bの発生間隔が短い
場合、端子P3〜P5から信号が発生する。
場合、端子P3〜P5から信号が発生する。
動作を要約すると、 TA＝TBの時 信号ｇとｈは、発生しないが、信号ｉが発生する。従
って、オアゲート11からトリガ信号ｊが出力される。
って、オアゲート11からトリガ信号ｊが出力される。
０＜|TA−TB|＜tdの時 信号ｇとｈの一方が発生し、信号ｉも発生するので、
オアゲート11からトリガ信号ｈが出力される。
オアゲート11からトリガ信号ｈが出力される。
td＜|TA−TB|＜２・tdの時 信号ｉは、発生しないが、信号ｇとｈの一方が発生す
るので、オアゲート11からトリガ信号ｊが出力される。
るので、オアゲート11からトリガ信号ｊが出力される。
即ち、|TA−TB|＜２・tdの時、端子P5からトリガ信号
ｊが出力される。
ｊが出力される。
以上を第２図の信号Ａの発生E3と、信号Ｂの発生E6の
部分を参照して説明する。信号ＡとＢは、時間T2の差が
あり、 T2＜２・td である。第２図では、信号ＡがＢより先に発生した例を
示している。
部分を参照して説明する。信号ＡとＢは、時間T2の差が
あり、 T2＜２・td である。第２図では、信号ＡがＢより先に発生した例を
示している。
まず信号ＡのエッジE3が発生すると、上記（Ａ）で説
明した動作により、DFF1の出力信号ａは、“1"となる
（第２図（３）参照）。次に、信号ＡのエッジE3から、
時間T2後に信号ＢのエッジE6が発生すると、このエッジ
E6に同期して、DFF2の出力信号ｂも“1"となる（第２図
（５）参照）。そして、上記（Ａ）で説明したのと同様
な動作により、信号ＡのエッジE3から時間td後に信号ｃ
が、“1"となると、DFF1,2は、同期してリセットされる
ので、信号a,bはともに“0"となる（（３），（５）参
照）。
明した動作により、DFF1の出力信号ａは、“1"となる
（第２図（３）参照）。次に、信号ＡのエッジE3から、
時間T2後に信号ＢのエッジE6が発生すると、このエッジ
E6に同期して、DFF2の出力信号ｂも“1"となる（第２図
（５）参照）。そして、上記（Ａ）で説明したのと同様
な動作により、信号ＡのエッジE3から時間td後に信号ｃ
が、“1"となると、DFF1,2は、同期してリセットされる
ので、信号a,bはともに“0"となる（（３），（５）参
照）。
このような結果、オアゲート５の出力信号ｄは、第２
図（７）となり、オアゲート６の出力信号ｅは、第２図
（８）となり、アンドゲート７の出力信号ｆは、第２図
（９）となる。
図（７）となり、オアゲート６の出力信号ｅは、第２図
（８）となり、アンドゲート７の出力信号ｆは、第２図
（９）となる。
従って、DFF8は、信号ＢのエッジE6の時点で信号ｄ
は、“1"であるから（第２図（７）参照）、その出力信
号ｇが“1"となる。従って、信号Ａが先に発生したこと
を示す信号ｇが、端子P3から出力される。
は、“1"であるから（第２図（７）参照）、その出力信
号ｇが“1"となる。従って、信号Ａが先に発生したこと
を示す信号ｇが、端子P3から出力される。
一方、DFF9は、信号ＡのエッジE3の時点で信号ｅは、
“0"であるから（第２図（８）参照）、その出力信号ｈ
は、“0"のままである。従って信号Ａが先に発生した場
合、信号ｈは、端子P4からは出力されない。
“0"であるから（第２図（８）参照）、その出力信号ｈ
は、“0"のままである。従って信号Ａが先に発生した場
合、信号ｈは、端子P4からは出力されない。
また、DFF10は、信号ｆが信号ｂの立上がりに同期し
て“1"となるので、出力信号ｉを“1"とする。従って０
＜|TA−TB|＜tdの時信号ｇとｈの一方が発生し、信号ｉ
も発生するので、オアゲート11からトリガ信号ｈが出力
される。
て“1"となるので、出力信号ｉを“1"とする。従って０
＜|TA−TB|＜tdの時信号ｇとｈの一方が発生し、信号ｉ
も発生するので、オアゲート11からトリガ信号ｈが出力
される。
次にTA＝TBの時、信号ｇとｈは、発生しないが、信号
ｉが発生し、オアゲート11からトリガ信号ｊが出力され
る旨を説明する。
ｉが発生し、オアゲート11からトリガ信号ｊが出力され
る旨を説明する。
信号ｄは、信号Ａの発生を受けて“1"となるため、信
号Ａと同時に発生した信号Ｂの立上がり時点では、信号
ｄはまだ“0"である。従って、信号ＡとＢが同時に発生
した場合、端子P3からは、信号ｇは発生しない。
号Ａと同時に発生した信号Ｂの立上がり時点では、信号
ｄはまだ“0"である。従って、信号ＡとＢが同時に発生
した場合、端子P3からは、信号ｇは発生しない。
一方、信号ＡとＢが同時に発生した場合、信号ａとｂ
も同時に立上がるので、この論理積演算をした信号ｆ
は、必ず“1"となる。従って、DFF10は、信号ＡとＢの
時間差が０であっても、信号ｉを発生させる。
も同時に立上がるので、この論理積演算をした信号ｆ
は、必ず“1"となる。従って、DFF10は、信号ＡとＢの
時間差が０であっても、信号ｉを発生させる。
従って、オアゲート11は、信号g,h,iの論理和演算を
行っているので、信号ＡとＢの時間差が０であっても、
トリガ信号ｊを出力できる。
行っているので、信号ＡとＢの時間差が０であっても、
トリガ信号ｊを出力できる。
次にtd＜|TA−TB|＜２・tdの時 信号ｉは、発生しな
いが、信号ｇとｈの一方が発生するので、オアゲート11
からトリガ信号ｊが出力される旨を説明する。
いが、信号ｇとｈの一方が発生するので、オアゲート11
からトリガ信号ｊが出力される旨を説明する。
信号Ｂが、エッジE7の時点（信号Ａの発生からtd〜２
・tdの間）で生じた場合を例に上げて説明する。信号Ａ
の発生からtd〜２・tdの間は、信号ｃが“1"である。従
って、この場合のDFF2の出力信号b1は、強制的に“0"と
されるため（第２図（６）参照）、信号Ｂの発生は、DF
F2に受付られない。即ち、信号b1（信号ＢがエッジE7で
生じた時の信号ｂのこと）が“0"であるためアンドゲー
ト７の出力ｆが、“0"となり、DFF10は信号ｉを出力で
きない。
・tdの間）で生じた場合を例に上げて説明する。信号Ａ
の発生からtd〜２・tdの間は、信号ｃが“1"である。従
って、この場合のDFF2の出力信号b1は、強制的に“0"と
されるため（第２図（６）参照）、信号Ｂの発生は、DF
F2に受付られない。即ち、信号b1（信号ＢがエッジE7で
生じた時の信号ｂのこと）が“0"であるためアンドゲー
ト７の出力ｆが、“0"となり、DFF10は信号ｉを出力で
きない。
一方、信号ＢのエッジE7が生じた時点で、信号ｄは
“1"であるため（第２図（７）参照）、DFF8の出力信号
g1は、“1"となる（第２図（11）参照）。
“1"であるため（第２図（７）参照）、DFF8の出力信号
g1は、“1"となる（第２図（11）参照）。
従ってオアゲート11からトリガ信号j1が出力される。
なお、上述は、信号Ａが先に発生した場合の説明であ
るが、信号Ｂが先に発生した場合は、端子P3の信号ｇは
出力されず、端子P4の信号ｈと、端子P5の信号ｊが出力
される。即ち、信号Ｂが先に出力された旨の信号ｈと、
その際のトリガ信号ｊが出力される。なお、その動作は
上述と同様であるため、説明を省略する。
るが、信号Ｂが先に発生した場合は、端子P3の信号ｇは
出力されず、端子P4の信号ｈと、端子P5の信号ｊが出力
される。即ち、信号Ｂが先に出力された旨の信号ｈと、
その際のトリガ信号ｊが出力される。なお、その動作は
上述と同様であるため、説明を省略する。
第３図は本発明の応用例であり、グリッチ検出回路を
形成したものである。即ち、狭いパルス幅の信号Ｄをバ
ッファ13に導入し、そこで正極性の信号Ａ（この信号の
立上がりエッジが第１図の信号Ａに相当）と、負極性の
信号Ｂ（この信号の立上がりエッジが第１図の信号Ｂに
相当）に変換する。そして、第１図回路である14へ加え
ることにより、信号Ｄが設定時間幅より狭いパルス幅の
時、トリガ信号ｈを出力できる。
形成したものである。即ち、狭いパルス幅の信号Ｄをバ
ッファ13に導入し、そこで正極性の信号Ａ（この信号の
立上がりエッジが第１図の信号Ａに相当）と、負極性の
信号Ｂ（この信号の立上がりエッジが第１図の信号Ｂに
相当）に変換する。そして、第１図回路である14へ加え
ることにより、信号Ｄが設定時間幅より狭いパルス幅の
時、トリガ信号ｈを出力できる。
＜本発明の効果＞ 以上述べたように本発明によれば、次の効果が得られ
る。
る。
信号A,B間の時間差が０であっても、トリガ信号を
出力できる。
出力できる。
第１図の回路は遅延素子を１個で形成できる。即
ち、遅延素子以外の部分は容易にIC化できるので、極め
て小型化できる。
ち、遅延素子以外の部分は容易にIC化できるので、極め
て小型化できる。
信号A,Bのどちらが先に発生したかの情報を出力で
きる。なお、信号A,Bの時間差がない場合、信号A,Bの先
・後を示す信号g,hは出力されないが、トリガ信号ｊが
出力される。従って、トリガ信号が出力され、かつ信号
g,hが出力されていない場合、同時に信号A,Bが発生した
ことを知ることができる。
きる。なお、信号A,Bの時間差がない場合、信号A,Bの先
・後を示す信号g,hは出力されないが、トリガ信号ｊが
出力される。従って、トリガ信号が出力され、かつ信号
g,hが出力されていない場合、同時に信号A,Bが発生した
ことを知ることができる。
第１図は本発明に係るトリガ信号発生器の一実施例を示
す図、第２図は第１図装置のタイムチャート、第３図は
本発明の応用例を示す図である。 1,2,8,9,10……DFF、４……遅延素子、3,5,6,11……オ
アゲート、７……アンドゲート。
す図、第２図は第１図装置のタイムチャート、第３図は
本発明の応用例を示す図である。 1,2,8,9,10……DFF、４……遅延素子、3,5,6,11……オ
アゲート、７……アンドゲート。
Claims (1)
- 【請求項１】Ｄ端子に“1"が加えられ、クロック端子に
信号Ａが加えられる第１フリップフロップ（以下、DFF
と記す）と、 Ｄ端子に“1"が加えられ、クロック端子に信号Ｂが加え
られる第2DFFと、 第１と第2DFFのＱ出力を論理和演算した信号を導入し、
これを時間td遅延させて前記２つのDFFのリセット端子
へ加える遅延素子（４）と、 第1,第2DFFのＱ出力を論理積演算した信号をクロック端
子に導入し、Ｄ端子に“1"が加えられた第3DFF（10）
と、 第1DFFのＱ出力と遅延素子の出力との論理和演算した信
号をＤ端子に導入し、クロック端子に信号Ｂが加えられ
た第4DFF（８）と、 第2DFFのＱ出力と遅延素子の出力との論理和演算した信
号をＤ端子に導入し、クロック端子に信号Ａが加えられ
た第5DFF（９）と、 第3,第4,第5DFFのＱ出力を論理和演算する手段（11）
と、を備えたトリガ信号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30295789A JP2605894B2 (ja) | 1989-11-21 | 1989-11-21 | トリガ信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30295789A JP2605894B2 (ja) | 1989-11-21 | 1989-11-21 | トリガ信号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03162679A JPH03162679A (ja) | 1991-07-12 |
| JP2605894B2 true JP2605894B2 (ja) | 1997-04-30 |
Family
ID=17915189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30295789A Expired - Fee Related JP2605894B2 (ja) | 1989-11-21 | 1989-11-21 | トリガ信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605894B2 (ja) |
-
1989
- 1989-11-21 JP JP30295789A patent/JP2605894B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03162679A (ja) | 1991-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |