JPH0311977Y2

JPH0311977Y2 -

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Publication number: JPH0311977Y2
Application number: JP6857684U
Authority: JP
Priority date: 1984-05-11
Filing date: 1984-05-11
Publication date: 1991-03-22
Also published as: JPS60181947U

Description

【考案の詳細な説明】（技術分野）本考案は受信キヤリヤ検出回路に関し、特に受
信したデータ信号からクロツク成分を抽出して動
作するデータ伝送装置において受信信号の有無を
判定する受信キヤリヤ検出回路に関する。

（従来技術）従来のこの種の受信キヤリヤ検出回路について
第１図を用いて概略説明する。第１図は従来の受
信キヤリヤ検出回路の一例を示すブロツク図であ
る。同図において、受信キヤリヤ検出回路は、受
信信号Ａを微分回路１により微分し、その結果得
られる微分パルスを受信信号のビツトレートと同
一の共振周波数を持つLCタンク回路２に入力し
て、受信クロツク周波数の交流信号を出力し、該
LCタンク回路２からの交流信号を波形成形回路
３により波形成形して受信クロツクＢを得る一方
で、前記LCタンク回路２からの交流信号を整流
回路４により整流したのち増幅器５により増幅
し、該増幅器５の出力電圧をコンパレータ６によ
り基準電圧V_REFと比較してその大小関係によつて
キヤリヤ検出を行なうものである。ここでLCタ
ンク回路２のＱが充分高ければ、受信信号のない
状態ではその出力信号振幅は受信信号がある場合
に比べはるかに小さく、基準電圧V_REFを適当に設
定することにより受信キヤリヤの検出を行なうこ
とができる。

しかしながらこの従来例では、LCタンク回路
２で受信信号の有無による出力振幅の差は平均的
には判別に充分なだけとれても、ピーク的な雑音
出力に対してもコンパレータ６が動作してしま
い、キヤリヤ検出信号に細いパルス幅のパルスが
発生する。完全にこれを抑えるためには基準電圧
V_REFの微妙な調整が必要になるという欠点があつ
た。

（考案の目的）本考案の目的は、受信信号から抽出した受信ク
ロツクのパルス数を受信すべきデータ信号のビツ
ト周期の整数倍かつ定められた値Ｎ以上の倍数の
周期の間カウントし、そのカウント値がＮ以上で
あることをもつて受信キヤリヤ検出と判断するこ
とにより上記欠点を除去し、安定した受信キヤリ
ヤ検出信号を得ることができる受信キヤリヤ検出
回路を提供することにある。

（考案の構成）本考案の受信キヤリヤ検出回路は、受信したデ
ータ信号からクロツク成分を抽出して動作するデ
ータ伝送装置において、前記クロツクのパルス数
を定められた値Ｎまでカウントした後その旨を表
示する表示信号を出力するとともにリセツト信号
が入力されるまでカウント動作を停止するカウン
タと、受信すべきデータ信号のビツト周期の整数
倍かつ前記値Ｎ以上の倍数で前記クロツクとは同
期しない内部クロツクを発生し前記カウンタへの
前記リセツト信号を作成するために出力する内部
クロツク発生回路と、前記カウンタの出力の前記
表示信号を入力とし前記内部クロツク発生回路の
発生した前記内部クロツクに基づいて前記表示信
号を出力するフリツプフロツプとを備える。

（実施例）次に第２図、第３図を参照して本考案について
説明する。

第２図および第３図はそれぞれ本考案の受信キ
ヤリヤ検出回路の第１および第２の実施例を示す
ブロツク図である。

第２図において第１の実施例は、受信すべき信
号のビツト周期と同一周期のクロツク信号を発生
するクロツク発生回路１０１と、４ビツトのシフ
トレジスタとなるよう互いに接続されかつ４ビツ
ト目のフリツプフロツプ１０５の出力が１ビツ
ト目のフリツプフロツプ１０２のＤ端子にフイー
ドバツクされ各フリツプフロツプ１０２，〜１０
５のCLK端子がクロツク発生回路１０１からク
ロツクを供給されこれによつてクロツク発生回路
１０１の発生するクロツクの８分周された出力が
フリツプフロツプ１０５の出力に現われるフリツ
プフロツプ１０２，〜１０５とからなる内部クロ
ツク発生回路と、フリツプフロツプ１０５の出力
信号と該信号を遅延素子１０６により一定時間遅
延させた後インバータ素子１０７で反転した信号
とのナンド論理をとることによりフリツプフロツ
プ１０５の出力信号の立ち上がり微分パルスを発
生するナンド素子１０８とCLR端子に入力され
た前記微分パルスによりリセツトされ受信信号か
ら抽出された受信クロツクＣのパルス数をカウン
トする４ビツトのカウンタ１０９と、該カウンタ
１０９の下位３ビツトの出力Q_A，Q_B，Q_Cのナン
ド論理をとりその出力が該カウンタ１０９のEP，
ET端子へのカウント許可入力となるよう接続さ
れた３入力ナンド素子１１０と、該３入力ナンド
素子１１０の出力信号をＤ端子への入力とし
CLK端子に前記フリツプフロツプ１０５の出力
信号を供給されるフリツプフロツプ１１１とから
構成される。

まず、受信信号のない状態を考えると、カウン
タ１０９に受信クロツクＣは入力されず、ナンド
素子１０８より受信ビツト周期の８倍の周期で発
生するパルスがCLR端子に入力されて該カウン
タ１０９はリセツトされるためカウンタ１０９は
４ビツトとも“０”状態となるので、３入力ナン
ド素子１１０の出力は“１”であり、従つてフリ
ツプフロツプ１１１の出力は“１”である。次に
受信信号のある状態を考えると、カウンタ１０９
はナンド素子１０８からの受信ビツト周期の８倍
の周期のリセツトパルスによつてリセツトされて
後、再びリセツトされるまでの間受信クロツクＣ
のパルス数をカウントする。リセツトパルスのパ
ルス幅が受信クロツクの周期よりも小さければ受
信クロツクＣのエツジと前記リセツトパルスが重
なることを考慮しても、カウンタ１０９は７個ま
での受信クロツクパルスをカウントすることが可
能であり、カウント値が“７”になつた時カウン
タ１０９の下位３ビツトの出力Q_A，Q_B，Q_Cはす
べて“１”となり、その結果３入力ナンド素子１
１０の出力が“０”となるのでカウンタ１０９は
カウント動作を停止する。この後、前記リセツト
パルスによりカウンタ１０９はリセツトされ３入
力ナンド素子１１０の出力も“１”となるが、フ
リツプフロツプ１１１のCLK端子へのクロツク
入力は前記リセツトパルスが発生するよりもナン
ド素子１０８の伝播遅延時間分だけ先に立ち上が
り、フリツプフロツプ１１１は“０”状態の３入
力ナンド素子１１０の出力をラツチすることにな
りその出力は“０”となる。このような動作は前
記リセツトパルスの各周期において行なわれ、フ
リツプフロツプ１１１の出力すなわち受信キヤリ
ヤ検出信号Ｅはカウンタ１０９に受信クロツクが
正常に入力されている間“０”状態を保持する。

このように第１の実施例においては、受信クロ
ツクパルスが受信ビツト周期の８倍の周期の間に
７個以上検出できることをもつて受信キヤリヤ検
出と判断しており、調整箇所は不要であり、かつ
受信クロツクのない状態で受信キヤリヤ検出出力
が出てしまうという誤動作はない。

次に第３図において第１の実施例と同じ構成要
件には第２図と同じ符号を付してある。第２の実
施例はクロツク発生回路１０１からのクロツクを
８分周するフリツプフロツプ１０２，〜１０５
と、フリツプフロツプ１０２のＱ出力とフリツプ
フロツプ１０５のＱ出力とを入力とするナンド素
子２０８と、CLK端子に入力された受信クロツ
クＣのパルス数をカウントし前記ナンド素子２０
８の出力をCLR端子へのリセツト入力とする４
ビツトのカウンタ１０９と、該カウンタ１０９の
２ビツト目、３ビツト目の出力Q_B，Q_Cを入力と
しその出力信号が前記カウンタ１０９のEP，ET
端子へのカウント許可信号となるナンド素子２１
０と、該ナンド素子２１０の出力信号をＤ端子へ
の入力とし前記フリツプフロツプ１０５のＱ出力
からCLK端子へのクロツクを供給されるフリツ
プフロツプ２１１と、該フリツプフロツプ２１１
の出力がCLR端子へ入力されかつCLK端子に
入力される前記フリツプフロツプ１０５のＱ出力
のクロツクパルスをカウントしカウント値が
“８”になつた時インバータ素子２１３によりそ
の４ビツト目の出力Q_Dの反転信号がEP，ET端子
へのカウント許可入力としてフイードバツクされ
ることによりカウントを停止するよう接続された
カウンタ２１２から構成される。なお、第２の実
施例においても内部クロツク発生回路は第１の実
施例と同じ構成である。

続いて第２の実施例の動作について説明する。
まず、受信信号がない時は、受信クロツクＣは入
力されず、ナンド素子２０８より受信信号のビツ
ト周期の８倍の周期でリセツトパルスが発生する
ためカウンタ１０９は常に４ビツトの各出力Q_A，
〜Q_Dとも“０”状態となるので、ナンド素子２
１０の出力は“１”となり、フリツプフロツプ２
１１の出力は“０”となる。従つてカウンタ２
１２は常にリセツト状態であり、インバータ素子
２１３の出力は“１”となる。次に、受信信号か
ら抽出された受信クロツクが定常的に入力されて
いる時は、カウンタ１０９はナンド素子２０８か
らのリセツトパルスが発生した後、受信クロツク
Ｃのカウントを開始する。ところでナンド素子２
０８の出力はフリツプフロツプ１０５のＱ出力と
Ｑ出力が１クロツク遅延されたものであるフリツ
プフロツプ１０２のＱ出力とのナンド論理である
から、フリツプフロツプ１０５のＱ出力の立ち上
がり微分となり、そのパルス幅はクロツク発生回
路１０１の発生するクロツク１周期分となる。従
つて、ナンド素子２０８出力のリセツトパルスの
立ち上がり、立ち下がりのエツジと受信クロツク
Ｃの立ち上がりエツジが重なる場合を考えると、
カウンタ１０９で前記リセツトパルスの間にカウ
ントできる受信クロツク数は最悪“６”となる。
このためカウンタ１０９が“６”までカウントし
た時ナンド素子２１０の出力が“０”となつてカ
ウンタ１０９のカウント動作が停止するようにナ
ンド素子２１０の出力がカウンタ１０９のカウン
ト許可入力にフイードバツクされている。カウン
タ１０９が“６”までカウントした後、再びナン
ド素子２０８がリセツトパルスを発生するが、そ
の直前にフリツプフロツプ１０５のＱ出力の立ち
上がりエツジによりナンド素子２１０の“０”の
状態はフリツプフロツプ２１１に保持されその
出力が“１”となる。この直後にカウンタ１０９
はリセツトされ、ナンド素子２１０出力は“１”
となつてカウンタ１０９は再びカウント動作を開
始する。カウンタ２１２はフリツプフロツプ２１
１の出力が“１”となつた後カウントを開始
し、フリツプフロツプ１０５のクロツクパルスを
“８”までカウントした時その４ビツト目の出力
Q_Dが“１”となり、インバータ素子２１３によ
り反転されてカウント許可入力が“０”となるの
でカウントを停止し、以後インバータ素子２１３
の出力である受信キヤリヤ検出信号Ｅはフリツプ
フロツプ２１１の出力が“０”となるまで
“０”状態を続ける。

このように第２の実施例においては、受信クロ
ツクのクロツクパルスをカウントするカウンタ１
０９のリセツトパルスを第１の実施例のような遅
延素子を用いずに発生しているため、リセツトパ
ルスのパルス幅が受信ビツト周期の１ビツト分と
等しくなるので、カウンタ１０９のカウントを
“６”で停止し、その代わりに受信ビツト周期の
８倍の周期内にクロツクパルスを６個以上検出す
ることが８回以上連続するという条件で受信キヤ
リヤ検出を行なつている。前記リセツトパルスの
パルス幅を所望の正確な値にしようとするときは
第１の実施例のように遅延素子を使用するが、一
般に遅延素子は高価であるので、より安価な回路
構成としたいときは第２の実施例が有効となる。

（考案の効果）以上の説明により明らかなように本考案の受信
キヤリヤ検出回路によれば、受信すべきデータ信
号のビツト周期の整数倍の周期にわたり受信クロ
ツクのクロツクパルス数をカウントし定められた
値Ｎ以上のクロツクパルスをカウントしたことを
表示するような回路構成なので、簡単な回路で安
定した受信キヤリヤ検出信号が得られるという効
果が生じる。

【図面の簡単な説明】

第１図は従来の受信キヤリヤ検出回路の一例を
示すブロツク図、第２図および第３図はそれぞれ
本考案の受信キヤリヤ検出回路の第１および第２
の実施例を示すブロツク図である。図において、１……微分回路、２……LCタン
ク回路、３……波形成形回路、４……整流回路、
５……増幅器、６……コンパレータ、１０１……
クロツク発生回路、１０２，〜１０５，１１１，
２１１……フリツプフロツプ、１０６……遅延素
子、１０７，２１３……インバータ素子、１０
８，２０８，２１０……ナンド素子、１０９，２
１２……カウンタ、１１０……３入力ナンド素
子。

Claims

【実用新案登録請求の範囲】

受信したデータ信号からクロツク成分を抽出し
て動作するデータ伝送装置において、前記クロツ
クのパルス数を定められた値Ｎまでカウントした
後その旨を表示する表示信号を出力するとともに
リセツト信号が入力されるまでカウント動作を停
止するカウンタと、受信すべきデータ信号のビツ
ト周期の整数倍かつ前記値Ｎ以上の倍数で前記ク
ロツクとは同期しない内部クロツクを発生し前記
カウンタへの前記リセツト信号を作成するために
出力する内部クロツク発生回路と、前記カウンタ
の出力の前記表示信号を入力とし前記内部クロツ
ク発生回路の発生した前記内部クロツクに基づい
て前記表示信号を出力するフリツプフロツプとを
備えることを特徴とする受信キヤリヤ検出回路。