JPS6232371A - 周期比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル信号の周波数を弁別することのでき
る周期比較回路に関するものである０従来の技術 周波数の弁別を行なう方法としては、従来から信号を周
波数の変化に伴なって出力振幅が変化するいわゆる周波
数弁別器が用いられてきた。しかし、周波数が数１程度
のごく低周波の領域においては上記のような周波数弁別
器は実現困難であり、一般に周波数の逆数である周期を
比較することが行なわれている。即ち、基準となる周期
と入力信号の周期とを比較することにより入力信号の周
波数を弁別するものである。

このような従来例としては、第５図のようなものがある
（「トランジスタ技術」第２１巻第１１号別冊付録ＰＰ
、４２−４３）。図面を参照しながら従来例の動作を説
明する。第６図において、１は再トリガ可能な単安定マ
ルチバイブレータであり、その出力パルス幅は抵抗３及
びコンデンサ４によって設定される。２はＤタイプフリ
ップフロップである。入力信号の立上りエツジにおいて
単安定マルチバイブレータ１はトリガされ、そのＱ出力
はハイレベルとなる。入力信号の周期が単安定マルチバ
イブレータ１の出力パルス幅よりも小さい時は、単安定
マルチバイブレータ１は再トリガされ続けるのでそのＱ
出力はハイレベルのままである。

Ｄタイプフリップフロップ２はクロック入力端子に入力
信号が印加されており、入力信号の立上りエツジにおい
てデータ入力端子のレベルを読み込み、そのＱ出力に読
み込んだデータ入力端子レベルを出力する。このため、
単安定マルチバイブレータ１が再トリガされて、その出
力が７・イレベルのままである状態では、Ｄタイプフリ
ップフロップ２の出力Ｑはハイレベルとなる。

一方、入力信号の周期が単安定マルチパイプレーク１の
出力パルス幅よりも大きい時は、単安定マルチバイブレ
ータ１のＱ出力はローレベルトする期間が生ずる。この
期間においてｐタイプフリップフロップ２はデータ入力
端子よりレベルｌＫ：読み込むので、そのＱ出力はロー
レベルとなる〇発明が解決しようとする問題点 上記のような構成においては、入力信号の周期が比較し
ようとしている周期（即ち、単安定マルチバイブレータ
１の出力パルス幅）と同程度か、もしくは短かい場合は
、入力信号の周期が変化してからＤタイプフリップフロ
ップ１のデータ入力端子からのデータの読み込みまでの
時間（即ち遅延時間）は長くても単安定マルチバイブレ
ータ１の出力パルス幅の２倍と同程度かもしくはそれよ
り短かいので問題はない。

しかしながら、入力信号の周期が比較すべき周期に比べ
て大きい時は、周期比較出力が更新されるまでの遅延時
間が入力信号の周期に比例して長くなってしまう。第６
図は、最大遅延時間と入力信号の周波数との関係２示し
ている。図において、Ｔｏは比較すべき周期であり、単
安定マルチバイブレータ１の出力パルス幅である。入力
信号の周期がＴ。の時の遅延時間は入力信号の周期が変
化する時の位相によって若干具なる訳であるが、その最
小値はＴｏであり最大値は２Ｔｏとなる。図に示した様
に、入力信号の周期がＴ。よりも小さい時に周期比較出
力はハイレベルになっていて、ある瞬間に例えばその周
期が１０Ｔｏに変化した場合を考えると、その時から最
大２０Ｔｏの遅延時間が経過して初めて周期比較出力は
更新されてローレベルになることがわかる。

この様に、入力信号の周期が比較すべき周期に比べて極
めて小さくなる様な場合には、周期比較出力が正規の出
力を出力するまでに大きな遅延時間を必要とするという
問題がある。

本発明は、上記の問題点を解決して、周期比較における
遅延時間が比較すべき周期の２倍よりも大きくならない
様な周期比較回路全提供することを目的とするものであ
る。

問題点を解決するための手段 本発明は、上記問題点を解決するために、比較すべき周
期と同一の出力パルス幅を有し、かつ入力信号によりト
リガされた後で出力パルスが終了する以前に再トリガさ
れるとその時点から新たに設定された出力パルス幅のパ
ルス全出力するパルス発生回路全般け、そのトリガ入力
端子とデータ全ラッチすることのできるフリップフロッ
プのクロック入力端子とに周期比較すべき入力信号全印
加する。そして、このパルス発生回路の出力信号金フリ
ップフロップのデータ入力端子に印加するとともに、そ
の出力信号の出力パルスの終了時点に同期して微小パル
ス幅のパルスを出力し、これ全フリップフロップのリセ
ット端子に印加し、そのフリップフロップの出力を比較
出力として出力するという構成金儲えたものである。

作　　　用 本発明は、上記の構成により、入力信号の周期が比較す
べき周期よりも小さい時の動作は従来例で説明した場合
と同様になり、パルス発生回路は常に再トリガされてい
るので、フリップフロップは入力信号の持つ周期でデー
タが更新されて、周期比較回路としての遅延時間は大き
くても入力信号の周期の２倍までになる。

しかし、一方、入力信号の周期が比較すべき周期よりも
大きい時の動作は従来例の場合とは異なり、パルス発生
回路はもはや再トリガされず、その出力パルスの終了時
点に同期して微小パルス発生回路が微小パルスを発生し
てフリップフロップｋ　ＩＪ上セツトるので、この瞬間
において周期比較が完了する。故に、この場合の遅延時
間は大きくてもＴｏの２倍までとなる。

実施例 以下、本発明の一実施例の周期比較回路について、図面
全参照しながら説明する。第１図は本発明の第１の実施
例における周期比較回路を示すものである。第１図にお
いて、ａ　％　ｄは各ポイントの電圧全表わす。図中１
はパルス発生回路を構成する再トリガ可能な単安定マル
チバイブレータで、入力信号ａの立上りにおいてトリガ
され、抵抗３及びコンデンサ４で設定される出力パルス
幅のパルスｂ’４出力する。仮に出力パルスｂが終了す
る以前に入力信号ａによって再度トリガされると、単安
定マルチバイブレータ１は設定され友パルス幅？もつパ
ルスをその時点から再度出力し始めるので、ハイレベル
のままになる。単安定マルチバイブレータ１の出力すは
Ｄタイプフリップフロップ２のデータ入力端子と第２の
単安定マルチバイブレータ６に印加される。単安定マル
チバイブレータ６は微小パルス発生回路を構成するもの
で、単安定マルチバイブレータ１の出力すの立下りによ
ってトリガされ、抵抗６およびコンデンサー７によって
設定される微小パルス幅のパルスミｆ出力する。その出
力Ｃがノ・イレペルの時はＤタイプフリップフロップ２
がリセットされる。つまり、単安定マルチバイブレータ
６の出力Ｃのパルス幅はりセントに充分でかつ小さい方
が窒ましいＯＤタイプフリップフロップ２はクロック入
力端子に入力信号とが印加されており、入力信号ａの立
上りにおいて入力信号ｂｌデータ入力端子から読み込み
、出力端子から周期比較出力ｄｉ出力する。

第２図は本実施例における主要部のタイミングチャート
である。入力信号との周期（Ｔ）が比較すべき周期、即
ち単安定マルチバイブレータ１の出力パルス幅（Ｔｏ）
よりも小さい状況では、単安定マルチバイブレータ１が
再トリガされており、その出力すはハイレベルのままで
ある０このため、単安定マルチバイブレータ６はトリガ
されず、その出力Ｃはローレベルのままであり、Ｄタイ
プフリップフロップ２はリセットされない。Ｄタイプフ
リップフロップ２は入力信号ａの立上りにおいて、単安
定マルチバイブレータ１の出力ｂ’ｌデータ入力端子よ
り読み込むので、周期比較出力をＩ・イレベルとして出
力する。故に、周期比較出力の更新される周期は入力信
号の周期に比例している。

一方、入力信号ａの周期（Ｔ）が比較すべき周期（Ｔｏ
）よりも大きい状況では、単安定マルチバイブレータ１
は再トリガされなくなり、出力パルスの終了する立下り
のエツジにおいて微小パルスが単安定マルチバイブレー
タ６の出力Ｃに生ずる。

この信号によってＤタイプフリップフロップ２がリセッ
トさｎるので周期比較出力ｄはローレベルとなる。

第２図から判るように、入力信号ａの周期の変わるタイ
ミングによって、その変化から周期比較出力が検電でき
るまでの遅延時間が変わるが、その最大値は２Ｔｏであ
り、Ｔの大きさに依らない。

上記のことから、本実施例における最大遅延時間と入力
信号との関係は第４図に示すようになる。

次に、本発明の第２の実施例について第３図を参照しな
がら説明する。第２の実施例、概略第１の実施例と同等
の構成であるが、異なるところは、単安定マルチバイブ
レータ１のＱ出力を用いていることである。即ち、その
出力パルスの終了時点は立上り縁となるので、その出力
は単安定マルチバイブレータ５のＡトリガ入力に印加さ
れており、Ｄタイプフリップフロップ２のセット入力端
に微小パルス全印加して、Ｄタイプフリップフロップを
セットするようにしている。このため、周期比較出力の
論理値は第１の実施例とは異なるが、もしも不都合であ
れば、ＤタイプフリップフロップのＱ出力を用いればよ
い。

発明の効果 以上のように、本発明によれば、再トリガ可能なパルス
発生回路の出力パルスの終了時点に同期して微小パルス
を出力し、その微小パルスによってＤタイプフリップフ
ロップをリセットするようにしたことにより、周期比較
回路の最大遅延時間？大きくとも比較すべき周期の２倍
までとすることができ、応答速度の早い周期比較回路を
実現することができるものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例における周期比較回路の
回路図、第２図はその主要部におけるタイミングチャー
ト、第３図は本発明の第２の実施例における周期比較回
路の回路図、第４図は本発明における周期比較回路の周
期比較に要する最大遅延時間と入力信号の周波数との関
係を示す特性図、第５図は従来例における周期比較回路
の回路図、第６図は従来例における周期比較回路の周期
比較に要する最大遅延時間と入力信号の周波数（周期の
逆数）との関係を示す特性図である。 １・・・・・・パルス発生回路（単安定マルチバイブレ
ータ）、２・・・・・・Ｄタイプフリップフロップ、５
・・・・・・微小パルス発生回路（単安定マルチバイブ
レータ）。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 ＼入力信号ａ−Ｑ用期バ聚り）タイミげ第３図 第４図

Claims (1)

【特許請求の範囲】
1. 比較すべき周期と同一の出力パルス幅を有し、かつ入力
   信号によりトリガされた後で出力パルスが終了する以前
   に再トリガされるとその時点から新たに前記の設定され
   た出力パルス幅のパルスを出力するパルス発生回路を設
   け、そのトリガ入力端子とデータをラッチすることので
   きるフリップフロップのクロック入力端子とに周期比較
   すべき入力信号を印加し、前記パルス発生回路の出力信
   号を前記フリップフロップのデータ入力端子に印加する
   とともに前記パルス発生回路の出力信号の出力パルスの
   終了時点に同期して微小パルス幅のパルスを出力する微
   小パルス発生回路に印加し、この微小パルス発生回路の
   出力パルスを前記フリップフロップのリセット端子に印
   加し、前記フリップフロップの出力信号を前記入力信号
   に対する周期比較出力信号として出力するようにした周
   期比較回路。