JPH0563524A - 信号入力回路 - Google Patents
信号入力回路Info
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- JPH0563524A JPH0563524A JP3218830A JP21883091A JPH0563524A JP H0563524 A JPH0563524 A JP H0563524A JP 3218830 A JP3218830 A JP 3218830A JP 21883091 A JP21883091 A JP 21883091A JP H0563524 A JPH0563524 A JP H0563524A
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- input
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Abstract
(57)【要約】
【目的】 ノイズが含まれる入力信号の信号レベルを正
確に取込むことができる信号入力回路を提供する。 【構成】 カウンタ13によってサンプリングクロック
CLKの立上りエッジにおける入力信号SIのサンプリ
ング動作を行う。カウンタ13は、イネーブル端子ET
に与えられる信号Sdがハイレベルの期間のみ動作す
る。本実施例では7回サンプリング動作を行う。カウン
タ13は、入力信号SIのサンプリング結果がハイレベ
ルのときは1ずつカウントアップし、ローレベルのとき
は計数動作を行わない。またカウンタ13の出力信号Q
cは、計数値が「0」〜「3」までの場合はローレベル
とされ、「4」〜「7」までの場合はハイレベルとされ
る。このカウンタ13からの出力信号Sbをフリップフ
ロップ15によってラッチし、出力信号SOを得る。
確に取込むことができる信号入力回路を提供する。 【構成】 カウンタ13によってサンプリングクロック
CLKの立上りエッジにおける入力信号SIのサンプリ
ング動作を行う。カウンタ13は、イネーブル端子ET
に与えられる信号Sdがハイレベルの期間のみ動作す
る。本実施例では7回サンプリング動作を行う。カウン
タ13は、入力信号SIのサンプリング結果がハイレベ
ルのときは1ずつカウントアップし、ローレベルのとき
は計数動作を行わない。またカウンタ13の出力信号Q
cは、計数値が「0」〜「3」までの場合はローレベル
とされ、「4」〜「7」までの場合はハイレベルとされ
る。このカウンタ13からの出力信号Sbをフリップフ
ロップ15によってラッチし、出力信号SOを得る。
Description
【0001】
【産業上の利用分野】本発明は、デジタル回路に用いら
れる信号入力回路に関し、特に、ノイズを含むデジタル
信号のノイズ除去に用いられる信号入力回路に関する。
れる信号入力回路に関し、特に、ノイズを含むデジタル
信号のノイズ除去に用いられる信号入力回路に関する。
【0002】
【従来の技術】デジタル回路において、ハイレベルまた
はローレベルのデジタル信号を入力し、そのデジタル値
(レベル)を保持して、次段の回路に出力する場合、通
常は図8に示すように、フリップフロップなどのラッチ
回路1が用いられる。ラッチ回路1は、入力端子Dに与
えられるデジタル入力信号SIaを、クロック入力端子
CKに与えられるサンプリングクロックCLKaの立上
りエッジでサンプリングし、出力端子Qからデジタル入
力信号SIaと同じレベルのデジタル出力信号SOaを
出力する。
はローレベルのデジタル信号を入力し、そのデジタル値
(レベル)を保持して、次段の回路に出力する場合、通
常は図8に示すように、フリップフロップなどのラッチ
回路1が用いられる。ラッチ回路1は、入力端子Dに与
えられるデジタル入力信号SIaを、クロック入力端子
CKに与えられるサンプリングクロックCLKaの立上
りエッジでサンプリングし、出力端子Qからデジタル入
力信号SIaと同じレベルのデジタル出力信号SOaを
出力する。
【0003】ここで、図9に示すように、サンプリング
クロックCLKaの立上りエッジと同時にデジタル入力
信号SIaにノイズが入った場合、本来はデジタル入力
信号SIaはハイレベルであるにもかかわらず、ノイズ
によってローレベルとなり、デジタル出力信号SOaと
してローレベルの信号を出力する。
クロックCLKaの立上りエッジと同時にデジタル入力
信号SIaにノイズが入った場合、本来はデジタル入力
信号SIaはハイレベルであるにもかかわらず、ノイズ
によってローレベルとなり、デジタル出力信号SOaと
してローレベルの信号を出力する。
【0004】このような誤動作を防止するために、図1
0に示すように、抵抗RおよびコンデンサCによるロー
パスフィルタ2と、シュミットトリガバッファ3とをラ
ッチ回路1の前段に挿入する。この場合、図11に示す
ように、デジタル入力信号SIaはローパスフィルタ2
によって信号I1のようにノイズ成分が縮小され、さら
にシュミットトリガバッファ3によって信号I2のよう
にノイズ成分が取除かれる。この信号I2がラッチ回路
1の入力端子Dに与えられるので、デジタル出力信号S
Oaとしてデジタル入力信号SIaと同じハイレベルの
信号が出力される。
0に示すように、抵抗RおよびコンデンサCによるロー
パスフィルタ2と、シュミットトリガバッファ3とをラ
ッチ回路1の前段に挿入する。この場合、図11に示す
ように、デジタル入力信号SIaはローパスフィルタ2
によって信号I1のようにノイズ成分が縮小され、さら
にシュミットトリガバッファ3によって信号I2のよう
にノイズ成分が取除かれる。この信号I2がラッチ回路
1の入力端子Dに与えられるので、デジタル出力信号S
Oaとしてデジタル入力信号SIaと同じハイレベルの
信号が出力される。
【0005】
【発明が解決しようとする課題】上述の図10に示す回
路の場合、ローパスフィルタ2によるノイズ成分の縮小
能力を大きくすると、本来の正常な入力信号の波形まで
が崩れ、正しい入力信号をラッチ回路1に入力できなく
なる。また、ローパスフィルタ2の能力を越える大きな
ノイズに対しては効果がなく、誤動作してしまう。
路の場合、ローパスフィルタ2によるノイズ成分の縮小
能力を大きくすると、本来の正常な入力信号の波形まで
が崩れ、正しい入力信号をラッチ回路1に入力できなく
なる。また、ローパスフィルタ2の能力を越える大きな
ノイズに対しては効果がなく、誤動作してしまう。
【0006】本発明の目的は、入力信号に含まれるノイ
ズ成分に起因する誤動作を防止することができる信号入
力回路を提供することである。
ズ成分に起因する誤動作を防止することができる信号入
力回路を提供することである。
【0007】
【課題を解決するための手段】本発明は、異なる2種類
のレベルのみをとる信号が入力され、予め定めるクロッ
ク信号の入力タイミングでの入力信号をサンプリングし
て該入力信号のレベルを保持するレベル保持手段と、前
記レベル保持手段によるサンプリング動作期間を設定す
る期間設定手段と、前記サンプリング動作期間内での前
記レベル保持手段によるサンプリング結果をレベル毎に
計数する計数手段と、前記計数手段の計数結果に基づい
て、回数が多い方のレベルを有する信号を出力する手段
とを含むことを特徴とする信号入力回路である。
のレベルのみをとる信号が入力され、予め定めるクロッ
ク信号の入力タイミングでの入力信号をサンプリングし
て該入力信号のレベルを保持するレベル保持手段と、前
記レベル保持手段によるサンプリング動作期間を設定す
る期間設定手段と、前記サンプリング動作期間内での前
記レベル保持手段によるサンプリング結果をレベル毎に
計数する計数手段と、前記計数手段の計数結果に基づい
て、回数が多い方のレベルを有する信号を出力する手段
とを含むことを特徴とする信号入力回路である。
【0008】
【作用】本発明に従えば、期間設定手段によって設定さ
れたサンプリング動作期間においてレベル保持手段によ
る入力信号のサンプリング動作が複数回連続して行われ
る。サンプリング動作期間内でのレベル保持手段による
サンプリング結果は、レベル毎に計数手段によって計数
される。その後、計数手段の計数結果に基づいて、回数
が多い方のレベルを有する信号が出力される。このよう
に、入力信号をそのままレベル保持手段に与えて一定期
間にわたって複数回連続してサンプリング動作を行い、
サンプリング回数の多い方のレベルの信号を出力してい
るので、たとえばノイズを含む信号が入力された場合で
あっても、サンプリング時以外のノイズ成分は除去さ
れ、またサンプリング時に同時にノイズが含まれていた
場合であっても、その前後のサンプリング動作が正常に
実行されていればノイズの影響を受けることなく、正確
に入力信号のレベルを判定して出力することができる。
れたサンプリング動作期間においてレベル保持手段によ
る入力信号のサンプリング動作が複数回連続して行われ
る。サンプリング動作期間内でのレベル保持手段による
サンプリング結果は、レベル毎に計数手段によって計数
される。その後、計数手段の計数結果に基づいて、回数
が多い方のレベルを有する信号が出力される。このよう
に、入力信号をそのままレベル保持手段に与えて一定期
間にわたって複数回連続してサンプリング動作を行い、
サンプリング回数の多い方のレベルの信号を出力してい
るので、たとえばノイズを含む信号が入力された場合で
あっても、サンプリング時以外のノイズ成分は除去さ
れ、またサンプリング時に同時にノイズが含まれていた
場合であっても、その前後のサンプリング動作が正常に
実行されていればノイズの影響を受けることなく、正確
に入力信号のレベルを判定して出力することができる。
【0009】
【実施例】図1は、本発明の一実施例である信号入力回
路11の構成を示す回路図である。信号入力回路11
は、カウンタ12,13と、フリップフロップ14,1
5と、AND(論理積)回路16と、クロック発生回路
17とを含んで構成される。
路11の構成を示す回路図である。信号入力回路11
は、カウンタ12,13と、フリップフロップ14,1
5と、AND(論理積)回路16と、クロック発生回路
17とを含んで構成される。
【0010】カウンタ12は後述するカウンタ13によ
るサンプリング動作期間を設定するための信号Sdを作
成するための信号Saを作成する回路であり、本実施例
ではデジタルICのSN74163などのシンクロナス
4ビットカウンタを用いる。カウンタ12は、イネーブ
ル端子ETにハイレベル信号が入力されている期間であ
って、イネーブル端子EPにハイレベル信号が入力され
ているときにクロック入力端子CKに入力される信号の
立上り時に1だけカウントアップされる。また、シンク
ロナスクリア端子CLRにローレベル信号が入力されて
いるときには、クロック入力端子CKに入力される信号
の立上り時で計数値が「0」にクリアされる。
るサンプリング動作期間を設定するための信号Sdを作
成するための信号Saを作成する回路であり、本実施例
ではデジタルICのSN74163などのシンクロナス
4ビットカウンタを用いる。カウンタ12は、イネーブ
ル端子ETにハイレベル信号が入力されている期間であ
って、イネーブル端子EPにハイレベル信号が入力され
ているときにクロック入力端子CKに入力される信号の
立上り時に1だけカウントアップされる。また、シンク
ロナスクリア端子CLRにローレベル信号が入力されて
いるときには、クロック入力端子CKに入力される信号
の立上り時で計数値が「0」にクリアされる。
【0011】本実施例では、イネーブル端子EP,ET
およびシンクロナスクリア端子CLRはそれぞれ+5V
にプルアップされ、クロック入力端子CKにはクロック
発生回路17からの予め定める周期のサンプリングクロ
ックCLKが与えられる。したがってカウンタ12は1
6進数で「0」〜「F」までの計数動作を繰返し実行す
る。出力端子QDから出力される信号Saは、フリップ
フロップ14の入力端子DおよびAND回路16の一方
の入力として与えられる。信号Saは、カウンタ12の
計数値が「0」〜「7」の間はローレベルとされ、
「8」〜「F」までの間はハイレベルとされる信号であ
る。
およびシンクロナスクリア端子CLRはそれぞれ+5V
にプルアップされ、クロック入力端子CKにはクロック
発生回路17からの予め定める周期のサンプリングクロ
ックCLKが与えられる。したがってカウンタ12は1
6進数で「0」〜「F」までの計数動作を繰返し実行す
る。出力端子QDから出力される信号Saは、フリップ
フロップ14の入力端子DおよびAND回路16の一方
の入力として与えられる。信号Saは、カウンタ12の
計数値が「0」〜「7」の間はローレベルとされ、
「8」〜「F」までの間はハイレベルとされる信号であ
る。
【0012】カウンタ13は、端子18から与えられる
デジタル入力信号SIのサンプリング動作および計数動
作を行うための回路であり、前述と同様にデジタルIC
のSN74163などが用いられる。したがってカウン
タ13は、前述のカウンタ12と同様に、イネーブル端
子ETにハイレベル信号が入力されている期間であっ
て、イネーブル端子EPにハイレベル信号が入力されて
いるときに、クロック入力端子CKへの入力信号の立上
り時に1だけカウントアップする。
デジタル入力信号SIのサンプリング動作および計数動
作を行うための回路であり、前述と同様にデジタルIC
のSN74163などが用いられる。したがってカウン
タ13は、前述のカウンタ12と同様に、イネーブル端
子ETにハイレベル信号が入力されている期間であっ
て、イネーブル端子EPにハイレベル信号が入力されて
いるときに、クロック入力端子CKへの入力信号の立上
り時に1だけカウントアップする。
【0013】本実施例では、クロック入力端子CKには
クロック発生回路17からのサンプリングクロックCL
Kが与えられ、イネーブル端子EPには端子18から与
えられるデジタル入力信号SIが与えられ、イネーブル
端子ETにはAND回路16から出力される信号Sdが
与えられ、シンクロナスクリア端子CLRにはフリップ
フロップ14から出力される信号Scが与えられる。
クロック発生回路17からのサンプリングクロックCL
Kが与えられ、イネーブル端子EPには端子18から与
えられるデジタル入力信号SIが与えられ、イネーブル
端子ETにはAND回路16から出力される信号Sdが
与えられ、シンクロナスクリア端子CLRにはフリップ
フロップ14から出力される信号Scが与えられる。
【0014】したがってカウンタ13は、信号Sdがハ
イレベルである期間のみにサンプリング動作および計数
動作を実行し、またイネーブル端子EPに与えられるデ
ジタル入力信号SIがハイレベルのときのみにサンプリ
ングクロックCLKの立上りタイミングで1だけカウン
トアップする。さらにカウンタ13は、4ビットの計数
値のうち下位3ビットのみをフリップフロップ15に出
力する。
イレベルである期間のみにサンプリング動作および計数
動作を実行し、またイネーブル端子EPに与えられるデ
ジタル入力信号SIがハイレベルのときのみにサンプリ
ングクロックCLKの立上りタイミングで1だけカウン
トアップする。さらにカウンタ13は、4ビットの計数
値のうち下位3ビットのみをフリップフロップ15に出
力する。
【0015】フリップフロップ14は、入力端子Dには
カウンタ12からの出力信号Saが与えられ、クロック
入力端子CKにはクロック発生回路17からのサンプリ
ングクロックCLKが与えられる。したがって、フリッ
プフロップ14は、信号Saを1サンプリングクロック
分だけ遅延した信号Scを出力する。該信号Scは、A
ND回路16の他方の入力に与えられるとともに、カウ
ンタ13のシンクロナスクリア端子CLRに与えられ
る。さらにフリップフロップ14からは、信号Scの反
転信号が後述するフリップフロップ15に与えられる。
カウンタ12からの出力信号Saが与えられ、クロック
入力端子CKにはクロック発生回路17からのサンプリ
ングクロックCLKが与えられる。したがって、フリッ
プフロップ14は、信号Saを1サンプリングクロック
分だけ遅延した信号Scを出力する。該信号Scは、A
ND回路16の他方の入力に与えられるとともに、カウ
ンタ13のシンクロナスクリア端子CLRに与えられ
る。さらにフリップフロップ14からは、信号Scの反
転信号が後述するフリップフロップ15に与えられる。
【0016】AND回路16は、カウンタ12からの出
力信号Saとフリップフロップ14からの出力信号Sc
との間の論理積演算を行い、出力信号Sdはカウンタ1
3のイネーブル端子ETに与えられる。
力信号Saとフリップフロップ14からの出力信号Sc
との間の論理積演算を行い、出力信号Sdはカウンタ1
3のイネーブル端子ETに与えられる。
【0017】フリップフロップ15は、入力端子Dにカ
ウンタ13からの出力信号Sbが与えられ、入力端子C
Kにはフリップフロップ14から出力される信号Scの
反転信号が与えられる。フリップフロップ15は、信号
Sbを信号Scの立下り時、すなわち信号Scの反転信
号の立上り時でラッチし、出力信号SOとして出力す
る。
ウンタ13からの出力信号Sbが与えられ、入力端子C
Kにはフリップフロップ14から出力される信号Scの
反転信号が与えられる。フリップフロップ15は、信号
Sbを信号Scの立下り時、すなわち信号Scの反転信
号の立上り時でラッチし、出力信号SOとして出力す
る。
【0018】すなわち信号Sdがハイレベルとされるサ
ンプリング期間に、カウンタ13によってサンプリング
クロックCLKの立上りエッジでデジタル入力信号SI
をサンプリングし、サンプリング結果がハイレベルの場
合は1ずつカウントアップし、ローレベルの場合はカウ
ントアップしない。このようなサンプリング動作をサン
プリングクロックCLKが入力される毎に、たとえば7
回実行する。カウンタ13から出力される信号Sbは、
カウンタ13の計数値が4以上の場合はハイレベルとさ
れ、4未満の場合はローレベルとされる。この信号Sb
をフリップフロップ15によって、信号Scの立下り
(信号Scの反転信号の立上り)でラッチし、出力信号
SOを得る。出力信号SOがデジタル入力信号SIに対
する判定結果であり、後述するようにサンプリング時点
以外のノイズと、サンプリング時点での3回までのノイ
ズによる誤入力の影響を無視することができる。
ンプリング期間に、カウンタ13によってサンプリング
クロックCLKの立上りエッジでデジタル入力信号SI
をサンプリングし、サンプリング結果がハイレベルの場
合は1ずつカウントアップし、ローレベルの場合はカウ
ントアップしない。このようなサンプリング動作をサン
プリングクロックCLKが入力される毎に、たとえば7
回実行する。カウンタ13から出力される信号Sbは、
カウンタ13の計数値が4以上の場合はハイレベルとさ
れ、4未満の場合はローレベルとされる。この信号Sb
をフリップフロップ15によって、信号Scの立下り
(信号Scの反転信号の立上り)でラッチし、出力信号
SOを得る。出力信号SOがデジタル入力信号SIに対
する判定結果であり、後述するようにサンプリング時点
以外のノイズと、サンプリング時点での3回までのノイ
ズによる誤入力の影響を無視することができる。
【0019】図2〜図7は、信号入力回路11の動作を
説明するためのタイミングチャートである。図2〜図7
において、カウンタ12は、サンプリングクロックCL
Kの立上りでカウントアップし、16進数で「0」〜
「F」までを繰返し出力する。カウンタ12の出力であ
る信号Saは、計数値が「0」〜「7」までがローレベ
ル、計数値が「8」〜「F」までがハイレベルとされ
る。信号Scはフリップフロップ14によって信号Sa
より1サンプリングクロック分遅れた信号である。信号
Sdは、信号Saと信号ScとのAND(論理積)信号
である。カウンタ13は、信号Sdがハイレベルのとき
にサンプリングクロックCLKの立上りでデジタル入力
信号SIをサンプリングし、信号SIがハイレベルなら
ば1ずつカウントアップし、信号SIがローレベルなら
ば計数しない。カウンタ13の出力である信号Sbは計
数値が「0」〜「3」まではローレベルで計数値「4」
〜「7」まではハイレベルとされる。信号SOは、信号
入力回路11によるデジタル入力信号SIのレベル判定
結果である。
説明するためのタイミングチャートである。図2〜図7
において、カウンタ12は、サンプリングクロックCL
Kの立上りでカウントアップし、16進数で「0」〜
「F」までを繰返し出力する。カウンタ12の出力であ
る信号Saは、計数値が「0」〜「7」までがローレベ
ル、計数値が「8」〜「F」までがハイレベルとされ
る。信号Scはフリップフロップ14によって信号Sa
より1サンプリングクロック分遅れた信号である。信号
Sdは、信号Saと信号ScとのAND(論理積)信号
である。カウンタ13は、信号Sdがハイレベルのとき
にサンプリングクロックCLKの立上りでデジタル入力
信号SIをサンプリングし、信号SIがハイレベルなら
ば1ずつカウントアップし、信号SIがローレベルなら
ば計数しない。カウンタ13の出力である信号Sbは計
数値が「0」〜「3」まではローレベルで計数値「4」
〜「7」まではハイレベルとされる。信号SOは、信号
入力回路11によるデジタル入力信号SIのレベル判定
結果である。
【0020】図2は、入力信号SIが常にハイレベルで
あり、かつノイズ成分が含まれない場合の動作を示して
いる。サンプリング期間を決定する信号Sdがハイレベ
ルのとき、入力信号SIはハイレベルであるため、カウ
ンタ13はサンプリングクロックCLkの立上りでカウ
ントアップし、計数値は「0」から「7」まで変化す
る。したがってカウンタ13の出力信号Sbは計数値が
「4」〜「7」の間ハイレベルとなり、この出力信号S
bを信号Scの反転信号でラッチして出力SOを得る。
この場合、出力信号SOはハイレベルであり、入力信号
SIのレベルを正しく示している。
あり、かつノイズ成分が含まれない場合の動作を示して
いる。サンプリング期間を決定する信号Sdがハイレベ
ルのとき、入力信号SIはハイレベルであるため、カウ
ンタ13はサンプリングクロックCLkの立上りでカウ
ントアップし、計数値は「0」から「7」まで変化す
る。したがってカウンタ13の出力信号Sbは計数値が
「4」〜「7」の間ハイレベルとなり、この出力信号S
bを信号Scの反転信号でラッチして出力SOを得る。
この場合、出力信号SOはハイレベルであり、入力信号
SIのレベルを正しく示している。
【0021】図3は、入力信号SIが常にローレベルで
あり、かつノイズ成分が含まれていない場合の動作を示
している。サンプリング期間を決定する信号Sdがハイ
レベルのとき、入力信号SIはローレベルであるため、
カウンタ13は計数動作を行わず、したがってカウンタ
13の出力信号Sbはローレベルであり、同様に出力信
号SOもローレベルである。この場合、出力信号SOは
ローレベルであり、入力信号SIのレベルを正しく示し
ている。
あり、かつノイズ成分が含まれていない場合の動作を示
している。サンプリング期間を決定する信号Sdがハイ
レベルのとき、入力信号SIはローレベルであるため、
カウンタ13は計数動作を行わず、したがってカウンタ
13の出力信号Sbはローレベルであり、同様に出力信
号SOもローレベルである。この場合、出力信号SOは
ローレベルであり、入力信号SIのレベルを正しく示し
ている。
【0022】図4は、入力信号SIがハイレベルであっ
て、サンプリング時に2回ノイズが含まれている場合の
動作を示している。サンプリング期間を設定する信号S
dがハイレベルのときに入力信号SIのサンプリングが
行われる。このとき入力信号SIがハイレベルならカウ
ンタ13は1ずつカウントアップし、入力信号SIがロ
ーレベルならカウンタ13は計数動作を行わないため、
カウンタ13の計数値は「5」となり、したがって出力
信号Sbはハイレベルとされる。したがって、出力信号
SOはハイレベルとなり、サンプリング時に2回ノイズ
が含まれた場合であっても、入力信号SIのレベルを正
しく示している。
て、サンプリング時に2回ノイズが含まれている場合の
動作を示している。サンプリング期間を設定する信号S
dがハイレベルのときに入力信号SIのサンプリングが
行われる。このとき入力信号SIがハイレベルならカウ
ンタ13は1ずつカウントアップし、入力信号SIがロ
ーレベルならカウンタ13は計数動作を行わないため、
カウンタ13の計数値は「5」となり、したがって出力
信号Sbはハイレベルとされる。したがって、出力信号
SOはハイレベルとなり、サンプリング時に2回ノイズ
が含まれた場合であっても、入力信号SIのレベルを正
しく示している。
【0023】図5は、入力信号SIがハイレベルであ
り、サンプリング時に3回ノイズが含まれる場合の動作
を示している。信号Sdがハイレベルのときに、入力信
号SIのサンプリングが行われる。入力信号SIがハイ
レベルならカウンタ13は1ずつカウントアップし、入
力信号Saがローレベルなら計数動作を行わないため、
カウンタ13の計数値は「4」となり、したがって出力
信号SOがハイレベルとなる。このように3回のノイズ
成分は除去され、入力信号SIのレベルを正しく示して
いる。
り、サンプリング時に3回ノイズが含まれる場合の動作
を示している。信号Sdがハイレベルのときに、入力信
号SIのサンプリングが行われる。入力信号SIがハイ
レベルならカウンタ13は1ずつカウントアップし、入
力信号Saがローレベルなら計数動作を行わないため、
カウンタ13の計数値は「4」となり、したがって出力
信号SOがハイレベルとなる。このように3回のノイズ
成分は除去され、入力信号SIのレベルを正しく示して
いる。
【0024】図6は、入力信号SIがハイレベルであ
り、サンプリング時に4回ノイズが含まれる場合の動作
を示している。信号Sdがハイレベルのときにカウンタ
13は、サンプリング動作を行う。このとき入力信号S
Iがハイレベルなら1ずつカウントアップし、ローレベ
ルなら計数動作を行わない。このためカウンタ13の計
数値は「3」となり、出力信号Sbはローレベルとな
り、したがって出力信号SOは同様にローレベルとな
る。この場合は、サンプリング時に含まれるノイズが4
回と過半数以上であるため、ノイズ成分は除去されず、
出力信号SOは入力信号SIとは異なるレベルを示して
いる。
り、サンプリング時に4回ノイズが含まれる場合の動作
を示している。信号Sdがハイレベルのときにカウンタ
13は、サンプリング動作を行う。このとき入力信号S
Iがハイレベルなら1ずつカウントアップし、ローレベ
ルなら計数動作を行わない。このためカウンタ13の計
数値は「3」となり、出力信号Sbはローレベルとな
り、したがって出力信号SOは同様にローレベルとな
る。この場合は、サンプリング時に含まれるノイズが4
回と過半数以上であるため、ノイズ成分は除去されず、
出力信号SOは入力信号SIとは異なるレベルを示して
いる。
【0025】図7は、入力信号SIがローレベルであ
り、サンプリング時に3回ハイレベルのノイズが含まれ
る場合の動作を示している。信号Sdがハイレベルのと
きにカウンタ13をサンプリング動作を行う。このとき
入力信号SIがハイレベルなら1ずつカウントアップ
し、入力信号SIがローレベルなら計数動作を行わない
ため、カウンタ13の計数値は「3」となり、出力Sb
はローレベルとなり、したがって出力信号SOも同様に
ローレベルとなる。このように入力信号SIに含まれる
4つのノイズ成分は除去され、出力信号SOは入力信号
SIのレベルを正しく示している。
り、サンプリング時に3回ハイレベルのノイズが含まれ
る場合の動作を示している。信号Sdがハイレベルのと
きにカウンタ13をサンプリング動作を行う。このとき
入力信号SIがハイレベルなら1ずつカウントアップ
し、入力信号SIがローレベルなら計数動作を行わない
ため、カウンタ13の計数値は「3」となり、出力Sb
はローレベルとなり、したがって出力信号SOも同様に
ローレベルとなる。このように入力信号SIに含まれる
4つのノイズ成分は除去され、出力信号SOは入力信号
SIのレベルを正しく示している。
【0026】以上のように本実施例によれば、ノイズを
含む入力信号SIに対して複数回のサンプリング動作を
行い、そのサンプリング結果の多数決を取ることによっ
て、ノイズに影響されず正しく入力信号SIのレベルを
取込むことができる。特に、従来のようにローパスフィ
ルタやシュミットトリガバッファなどを必要とせず、デ
ジタル回路のみで構成することができ、LSI化に有効
である。
含む入力信号SIに対して複数回のサンプリング動作を
行い、そのサンプリング結果の多数決を取ることによっ
て、ノイズに影響されず正しく入力信号SIのレベルを
取込むことができる。特に、従来のようにローパスフィ
ルタやシュミットトリガバッファなどを必要とせず、デ
ジタル回路のみで構成することができ、LSI化に有効
である。
【0027】また、本実施例ではサンプリング動作は7
回行うようにしたけども、サンプリング回数はカウンタ
のビット数を大きくすることで可能であり、サンプリン
グ回数を多くすることによってノイズの影響をより少な
くすることができる。
回行うようにしたけども、サンプリング回数はカウンタ
のビット数を大きくすることで可能であり、サンプリン
グ回数を多くすることによってノイズの影響をより少な
くすることができる。
【0028】さらに、1つの入力信号において或る部分
の立上りエッジや立下りエッジと、或る部分の論理レベ
ルとが必要な場合、従来例に示すようにローパスフィル
タを用いると入力信号の波形が変化し、正しく信号を保
持できなくなる可能性がある。しかしながら、本実施例
では、入力信号の波形に手を加えないため、上述のよう
な場合でも対応することができる。
の立上りエッジや立下りエッジと、或る部分の論理レベ
ルとが必要な場合、従来例に示すようにローパスフィル
タを用いると入力信号の波形が変化し、正しく信号を保
持できなくなる可能性がある。しかしながら、本実施例
では、入力信号の波形に手を加えないため、上述のよう
な場合でも対応することができる。
【0029】
【発明の効果】以上のように本発明によれば、ノイズを
含む入力信号に対し複数回のサンプリングを行い、サン
プリング結果の多い方のレベルを採ることによって、ノ
イズに影響されず、正確に入力信号のレベルを取込むこ
とができる。また、従来のようにローパスフィルタやシ
ュミットトリガ回路などを設ける必要がなく、デジタル
回路のみで構成することができ、LSI(大規模集積回
路)化に有効である。さらに、入力信号の立上りエッジ
あるいは立下りエッジを必要とする場合であっても、従
来のようにローパスフィルタなどによって入力信号の波
形が変化することがなく、有効に利用することができ
る。
含む入力信号に対し複数回のサンプリングを行い、サン
プリング結果の多い方のレベルを採ることによって、ノ
イズに影響されず、正確に入力信号のレベルを取込むこ
とができる。また、従来のようにローパスフィルタやシ
ュミットトリガ回路などを設ける必要がなく、デジタル
回路のみで構成することができ、LSI(大規模集積回
路)化に有効である。さらに、入力信号の立上りエッジ
あるいは立下りエッジを必要とする場合であっても、従
来のようにローパスフィルタなどによって入力信号の波
形が変化することがなく、有効に利用することができ
る。
【図1】本発明の一実施例である信号入力回路11の構
成を示す回路図である。
成を示す回路図である。
【図2】信号入力回路11の動作を説明するタイミング
チャートである。
チャートである。
【図3】信号入力回路11の動作を説明するタイミング
チャートである。
チャートである。
【図4】信号入力回路11の動作を説明するタイミング
チャートである。
チャートである。
【図5】信号入力回路11の動作を説明するタイミング
チャートである。
チャートである。
【図6】信号入力回路11の動作を説明するタイミング
チャートである。
チャートである。
【図7】信号入力回路11の動作を説明するタイミング
チャートである。
チャートである。
【図8】従来例の構成を示す回路図である。
【図9】図8に示す構成の動作を説明するタイミングチ
ャートである。
ャートである。
【図10】他の従来例を説明するための回路図である。
【図11】図10に示す構成の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
11 信号入力回路 12,13 カウンタ 14,15 フリップフロップ 16 AND(論理積)回路 17 クロック発生回路
Claims (1)
- 【請求項1】 異なる2種類のレベルのみをとる信号が
入力され、予め定めるクロック信号の入力タイミングで
の入力信号をサンプリングして該入力信号のレベルを保
持するレベル保持手段と、 前記レベル保持手段によるサンプリング動作期間を設定
する期間設定手段と、 前記サンプリング動作期間内での前記レベル保持手段に
よるサンプリング結果をレベル毎に計数する計数手段
と、 前記計数手段の計数結果に基づいて、回数が多い方のレ
ベルを有する信号を出力する手段とを含むことを特徴と
する信号入力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3218830A JPH0563524A (ja) | 1991-08-29 | 1991-08-29 | 信号入力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3218830A JPH0563524A (ja) | 1991-08-29 | 1991-08-29 | 信号入力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0563524A true JPH0563524A (ja) | 1993-03-12 |
Family
ID=16726015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3218830A Pending JPH0563524A (ja) | 1991-08-29 | 1991-08-29 | 信号入力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0563524A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6261388B1 (en) | 1998-05-20 | 2001-07-17 | Nippon Steel Corporation | Cold forging steel having improved resistance to grain coarsening and delayed fracture and process for producing same |
JP2012010178A (ja) * | 2010-06-25 | 2012-01-12 | Panasonic Electric Works Sunx Co Ltd | ノイズフィルタ |
WO2018061101A1 (ja) | 2016-09-28 | 2018-04-05 | 新日鐵住金株式会社 | 鋼 |
-
1991
- 1991-08-29 JP JP3218830A patent/JPH0563524A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6261388B1 (en) | 1998-05-20 | 2001-07-17 | Nippon Steel Corporation | Cold forging steel having improved resistance to grain coarsening and delayed fracture and process for producing same |
JP2012010178A (ja) * | 2010-06-25 | 2012-01-12 | Panasonic Electric Works Sunx Co Ltd | ノイズフィルタ |
WO2018061101A1 (ja) | 2016-09-28 | 2018-04-05 | 新日鐵住金株式会社 | 鋼 |
KR20190041502A (ko) | 2016-09-28 | 2019-04-22 | 닛폰세이테츠 가부시키가이샤 | 강 |
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