JP3012526B2 - 制御信号保持回路 - Google Patents
制御信号保持回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は制御信号保持回路に
関し、特に制御パネル着脱時における制御信号ラインの
異常直前の状態を保持する制御信号保持回路に関する。
関し、特に制御パネル着脱時における制御信号ラインの
異常直前の状態を保持する制御信号保持回路に関する。
【０００２】
【従来の技術】一般に各種制御分野において、保守のた
めの制御パネル着脱時に、制御パネルからの情報が異常
になる直前の信号状態を保持することが望まれる。
めの制御パネル着脱時に、制御パネルからの情報が異常
になる直前の信号状態を保持することが望まれる。
【０００３】このような目的を有する制御信号保持回路
の一例として、特開平４−２２０７０７号公報記載の
「信号保持回路」が知られている。
の一例として、特開平４−２２０７０７号公報記載の
「信号保持回路」が知られている。
【０００４】図４は従来の制御信号保持回路を示すブロ
ック図である。
ック図である。
【０００５】従来の制御信号保持回路は、制御パネル９
と、データをラッチするフリップフロップ３１，３２
と、クロック信号１３を出力するクロック発生器３と、
信号反転のインバータ２０と、論理ゲートであるＡＮＤ
ゲート３３およびＯＲゲート３４とから構成されてい
る。
と、データをラッチするフリップフロップ３１，３２
と、クロック信号１３を出力するクロック発生器３と、
信号反転のインバータ２０と、論理ゲートであるＡＮＤ
ゲート３３およびＯＲゲート３４とから構成されてい
る。
【０００６】図５は従来の制御信号保持回路の動作を示
すタイムチャートである。
すタイムチャートである。
【０００７】図５（ａ）は制御パネルが引き抜かれた状
態の動作を示し、図５（ｂ）は制御パネルの電源がオフ
された状態の動作を示す。
態の動作を示し、図５（ｂ）は制御パネルの電源がオフ
された状態の動作を示す。
【０００８】次に、図４および図５（ａ）を参照して動
作を説明する。
作を説明する。
【０００９】制御パネル９は制御信号１１と、制御パネ
ル９が装着していた装置（図示せず）から引き抜かれた
ことを検出する制御信号１２とを出力する。フリップフ
ロップ３１のデータ端子（Ｄ）に入力された制御信号１
１はクロック発生器３が出力するクロック信号１３によ
り読み込まれると同時にＦ／Ｆ出力信号３０として出力
される。
ル９が装着していた装置（図示せず）から引き抜かれた
ことを検出する制御信号１２とを出力する。フリップフ
ロップ３１のデータ端子（Ｄ）に入力された制御信号１
１はクロック発生器３が出力するクロック信号１３によ
り読み込まれると同時にＦ／Ｆ出力信号３０として出力
される。
【００１０】接地信号を示す制御信号１２は、インバー
タ２０により反転されインバータ出力信号２７として、
フリップフロップ３１のリセット端子（Ｒ）に出力され
る。
タ２０により反転されインバータ出力信号２７として、
フリップフロップ３１のリセット端子（Ｒ）に出力され
る。
【００１１】制御パネル９が装置に接続されていると
き、制御信号１１はクロック信号１３によりそのままの
論理レベルでＦ／Ｆ出力信号３０として出力される。ま
た、″Ｌｏｗ″レベル（以下″Ｌ″レベルと記す）の制
御信号１２はインバータ２０で反転され″Ｈｉｇｈ″レ
ベル（以下″Ｈ″レベルと記す）となるため、フリップ
フロップ３１はリセットされない。
き、制御信号１１はクロック信号１３によりそのままの
論理レベルでＦ／Ｆ出力信号３０として出力される。ま
た、″Ｌｏｗ″レベル（以下″Ｌ″レベルと記す）の制
御信号１２はインバータ２０で反転され″Ｈｉｇｈ″レ
ベル（以下″Ｈ″レベルと記す）となるため、フリップ
フロップ３１はリセットされない。
【００１２】ここで制御パネル９が引き抜かれると、制
御信号１２が接地信号からオープン状態となるため、イ
ンバータ２０は″Ｈ″レベルと判断するので、″Ｌ″レ
ベルのインバータ出力信号２７を出力する。インバータ
出力信号２７の″Ｈ″レベルから″Ｌ″レベルの立ち下
がりのタイミングで、フリップフロップ３１はリセット
され、Ｆ／Ｆ出力信号３０が″Ｈ″レベルから″Ｌ″レ
ベルとなる。
御信号１２が接地信号からオープン状態となるため、イ
ンバータ２０は″Ｈ″レベルと判断するので、″Ｌ″レ
ベルのインバータ出力信号２７を出力する。インバータ
出力信号２７の″Ｈ″レベルから″Ｌ″レベルの立ち下
がりのタイミングで、フリップフロップ３１はリセット
され、Ｆ／Ｆ出力信号３０が″Ｈ″レベルから″Ｌ″レ
ベルとなる。
【００１３】ＯＲゲート３４はＦ／Ｆ出力信号３０とＡ
ＮＤゲート３３の出力であるＡＮＤ出力信号２５の論理
和をとり、ＯＲ出力信号２６をフリップフロップ３２の
データ端子（Ｄ）に出力する。フリップフロップ３２は
データ端子（Ｄ）に入力されるＯＲ出力信号２６をクロ
ック信号１３で常時読み込み出力制御信号２８として出
力する。
ＮＤゲート３３の出力であるＡＮＤ出力信号２５の論理
和をとり、ＯＲ出力信号２６をフリップフロップ３２の
データ端子（Ｄ）に出力する。フリップフロップ３２は
データ端子（Ｄ）に入力されるＯＲ出力信号２６をクロ
ック信号１３で常時読み込み出力制御信号２８として出
力する。
【００１４】ＡＮＤゲート３３は出力制御信号２８とイ
ンバータ出力信号２７の反転信号との論理積をとり、Ａ
ＮＤ出力信号２５として出力する。
ンバータ出力信号２７の反転信号との論理積をとり、Ａ
ＮＤ出力信号２５として出力する。
【００１５】ＡＮＤ出力信号２５は、制御パネル９が装
置に装着されているときは″Ｌ″レベルであるが、装置
から引き抜かれたときは出力制御信号２８をそのまま出
力する回路構成である。従って、ＯＲ出力信号２６は制
御パネル９が装置に装着されているときは、出力制御信
号２８として制御信号１１をそのまま出力し、制御パネ
ル９が装置から引き抜かれたときは出力制御信号２８を
そのまま出力することになるので、出力制御信号２８は
制御パネル９が抜ける直前の状態を保持することにな
る。
置に装着されているときは″Ｌ″レベルであるが、装置
から引き抜かれたときは出力制御信号２８をそのまま出
力する回路構成である。従って、ＯＲ出力信号２６は制
御パネル９が装置に装着されているときは、出力制御信
号２８として制御信号１１をそのまま出力し、制御パネ
ル９が装置から引き抜かれたときは出力制御信号２８を
そのまま出力することになるので、出力制御信号２８は
制御パネル９が抜ける直前の状態を保持することにな
る。
【００１６】次に制御パネル９を再度装置に装着した場
合、出力制御信号２８は″Ｈ″レベルを保持している
が、装着時の瞬間に制御信号１２が接地信号として″
Ｌ″レベルに設定されるため、インバータ出力信号２７
が″Ｈ″レベルと変化しこの信号がＡＮＤゲート３３の
入力で反転するため、ＡＮＤ出力信号２５が″Ｌ″レベ
ル、Ｆ／Ｆ出力信号３０が″Ｌ″レベルとなり、このた
めＯＲ出力信号２６が″Ｌ″レベルとなるので、クロッ
ク信号１３で読み込まれたフリップフロップ３２の出力
である出力制御信号２８は一瞬１クロック分″Ｌ″レベ
ルに下がる。この状態で制御信号１１が″Ｈ″レベルの
場合、出力制御信号２８はクロック信号１３の１クロッ
ク後″Ｈ″レベルとなるため、出力制御信号２８は１ク
ロック分だけレベルが不安定となり誤動作を生じること
になる。
合、出力制御信号２８は″Ｈ″レベルを保持している
が、装着時の瞬間に制御信号１２が接地信号として″
Ｌ″レベルに設定されるため、インバータ出力信号２７
が″Ｈ″レベルと変化しこの信号がＡＮＤゲート３３の
入力で反転するため、ＡＮＤ出力信号２５が″Ｌ″レベ
ル、Ｆ／Ｆ出力信号３０が″Ｌ″レベルとなり、このた
めＯＲ出力信号２６が″Ｌ″レベルとなるので、クロッ
ク信号１３で読み込まれたフリップフロップ３２の出力
である出力制御信号２８は一瞬１クロック分″Ｌ″レベ
ルに下がる。この状態で制御信号１１が″Ｈ″レベルの
場合、出力制御信号２８はクロック信号１３の１クロッ
ク後″Ｈ″レベルとなるため、出力制御信号２８は１ク
ロック分だけレベルが不安定となり誤動作を生じること
になる。
【００１７】制御信号１１が１クロック分でも誤ると誤
動作の要因となるからである。
動作の要因となるからである。
【００１８】また、制御パネル９の電源がオフした場
合、出力制御信号２８のレベルが変化し制御信号１１が
保持できなくなる。
合、出力制御信号２８のレベルが変化し制御信号１１が
保持できなくなる。
【００１９】図５（ｂ）を参照しながら動作を説明する
と、制御信号１１が″Ｈ″レベルの状態で電源がオフと
なるため″Ｌ″レベルになるが、制御信号１２は接地信
号のため、″Ｌ″レベルの状態を保持したままである。
従って、回路の論理動作から出力制御信号２８は″Ｌ″
レベルとなるため、電源オフ時直前の制御信号１１の″
Ｈ″レベルを保持することができない。
と、制御信号１１が″Ｈ″レベルの状態で電源がオフと
なるため″Ｌ″レベルになるが、制御信号１２は接地信
号のため、″Ｌ″レベルの状態を保持したままである。
従って、回路の論理動作から出力制御信号２８は″Ｌ″
レベルとなるため、電源オフ時直前の制御信号１１の″
Ｈ″レベルを保持することができない。
【００２０】また、制御パネル９の電源がオンとなり制
御信号１１が″Ｈ″になると、出力制御信号２８は″
Ｈ″レベルとなるためレベルがまた変化することにな
る。
御信号１１が″Ｈ″になると、出力制御信号２８は″
Ｈ″レベルとなるためレベルがまた変化することにな
る。
【００２１】上述したいずれの場合でも、出力制御信号
２８は誤動作を生じることになる。
２８は誤動作を生じることになる。
【００２２】
【発明が解決しようとする課題】上述した従来の制御信
号保持回路は、保守時における制御パネルの抜き差し、
電源のオンオフ時の操作時に、出力制御信号が誤動作を
起すという欠点を有している。
号保持回路は、保守時における制御パネルの抜き差し、
電源のオンオフ時の操作時に、出力制御信号が誤動作を
起すという欠点を有している。
【００２３】本発明の目的は、制御パネルの抜き差し、
電源のオンオフ時に、制御パネルからの制御信号が正常
と判断するまで制御信号を保持することにより、誤動作
を防止する制御信号保持回路を提供することにある。
電源のオンオフ時に、制御パネルからの制御信号が正常
と判断するまで制御信号を保持することにより、誤動作
を防止する制御信号保持回路を提供することにある。
【００２４】
【課題を解決するための手段】本発明の制御信号保持回
路は、論理レベルが相反する２つの制御信号を各々クロ
ック信号で常時読み取り保持する第１および第２のフリ
ップフロップと；これら第１および第２のフリップフロ
ップの各々の負出力信号と前記クロック信号とを入力
し、第１のキャリー信号を出力する第１のカウンタおよ
び第２のキャリー信号を出力する第２のカウンタと；前
記第１のフリップフロップの正出力信号と前記第２のキ
ャリー信号との論理積をとり第１の反転信号を出力する
第１の論理素子と；前記第２のフリップフロップの正出
力信号と前記第１のキャリー信号との論理積をとり第２
の反転信号を出力する第２の論理素子と；前記第１の反
転信号および前記第２の反転信号を入力し、出力制御信
号を出力保持するラッチ回路と；を備えたことを特徴と
している。
路は、論理レベルが相反する２つの制御信号を各々クロ
ック信号で常時読み取り保持する第１および第２のフリ
ップフロップと；これら第１および第２のフリップフロ
ップの各々の負出力信号と前記クロック信号とを入力
し、第１のキャリー信号を出力する第１のカウンタおよ
び第２のキャリー信号を出力する第２のカウンタと；前
記第１のフリップフロップの正出力信号と前記第２のキ
ャリー信号との論理積をとり第１の反転信号を出力する
第１の論理素子と；前記第２のフリップフロップの正出
力信号と前記第１のキャリー信号との論理積をとり第２
の反転信号を出力する第２の論理素子と；前記第１の反
転信号および前記第２の反転信号を入力し、出力制御信
号を出力保持するラッチ回路と；を備えたことを特徴と
している。
【００２５】第１の制御信号およびこの制御信号を反転
した第２の制御信号を出力する制御パネルと；前記第１
および第２の制御信号の論理レベル変化周期に対して十
分速い周期を有するクロック信号を出力するクロック発
生器と；前記クロック信号により前記第１の制御信号を
読み込む第１のフリップフロップと；前記クロック信号
により前記第２の制御信号を読み込む第２のフリップフ
ロップと；前記第１のフリップフロップの正出力信号を
反転した負出力信号および前記クロック信号を入力し、
第１のキャリー信号を出力する第１のカウンタと；前記
第２のフリップフロップの正出力信号を反転した負出力
信号および前記クロック信号を入力し、第２のキャリー
信号を出力する第２のカウンタと；前記第１のフリップ
フロップの正出力信号と前記第２のキャリー信号との論
理積をとり第１の反転信号を出力する第１の論理素子
と；前記第２のフリップフロップの正出力信号と前記第
１のキャリー信号との論理積をとり第２の反転信号を出
力する第２の論理素子と；前記第１の反転信号および前
記第２の反転信号を入力し、出力制御信号を出力保持す
るラッチ回路と；を備えたことを特徴としている。
した第２の制御信号を出力する制御パネルと；前記第１
および第２の制御信号の論理レベル変化周期に対して十
分速い周期を有するクロック信号を出力するクロック発
生器と；前記クロック信号により前記第１の制御信号を
読み込む第１のフリップフロップと；前記クロック信号
により前記第２の制御信号を読み込む第２のフリップフ
ロップと；前記第１のフリップフロップの正出力信号を
反転した負出力信号および前記クロック信号を入力し、
第１のキャリー信号を出力する第１のカウンタと；前記
第２のフリップフロップの正出力信号を反転した負出力
信号および前記クロック信号を入力し、第２のキャリー
信号を出力する第２のカウンタと；前記第１のフリップ
フロップの正出力信号と前記第２のキャリー信号との論
理積をとり第１の反転信号を出力する第１の論理素子
と；前記第２のフリップフロップの正出力信号と前記第
１のキャリー信号との論理積をとり第２の反転信号を出
力する第２の論理素子と；前記第１の反転信号および前
記第２の反転信号を入力し、出力制御信号を出力保持す
るラッチ回路と；を備えたことを特徴としている。
【００２６】また、前記第１および第２の論理素子がＮ
ＡＮＤ回路であり、前記ラッチ回路がリセット・セット
付きラッチ回路であることを特徴としている。
ＡＮＤ回路であり、前記ラッチ回路がリセット・セット
付きラッチ回路であることを特徴としている。
【００２７】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２８】図１は本発明の制御信号保持回路の一つの
実施の形態を示すブロック図である。
実施の形態を示すブロック図である。
【００２９】図１に示す本実施の形態は、制御パネル９
と、データをラッチするフリップフロップ１，２と、ク
ロック信号１３を出力するクロック発生器３と、Ｎビッ
トカウンタ４，５と、論理ゲートであるＮＡＮＤゲート
６，７と、ＮＡＮＤゲート６，７の出力信号によりラッ
チされるＲ−Ｓラッチ８とから構成されている。
と、データをラッチするフリップフロップ１，２と、ク
ロック信号１３を出力するクロック発生器３と、Ｎビッ
トカウンタ４，５と、論理ゲートであるＮＡＮＤゲート
６，７と、ＮＡＮＤゲート６，７の出力信号によりラッ
チされるＲ−Ｓラッチ８とから構成されている。
【００３０】なお、図１において図４に示す構成要素に
対応するものは同一の参照数字または符号を付し、その
説明を省略する。
対応するものは同一の参照数字または符号を付し、その
説明を省略する。
【００３１】図２は図１の実施の形態の動作を示すタイ
ムチャートである。
ムチャートである。
【００３２】次に、図１および図２を参照して本実施の
形態の動作をより詳細に説明する。
形態の動作をより詳細に説明する。
【００３３】クロック発生器３は、制御信号１１，１０
の信号の変化する周期より十分速い周期のクロック信号
１３を発生させ、フリップフロップ１がデータ端子
（Ｄ）に入力した制御信号１１を、フリップフロップ２
がデータ端子（Ｄ）に入力した制御信号１０をクロック
信号１３で読み込む。
の信号の変化する周期より十分速い周期のクロック信号
１３を発生させ、フリップフロップ１がデータ端子
（Ｄ）に入力した制御信号１１を、フリップフロップ２
がデータ端子（Ｄ）に入力した制御信号１０をクロック
信号１３で読み込む。
【００３４】Ｎビットカウンタ４はフリップフロップ１
の反転出力であるＦ／Ｆ反転出力信号１５とクロック信
号１３とを入力し、カウントアップするとキャリー信号
１８を出力する。Ｎビットカウンタ５はフリップフロッ
プ２の反転出力であるＦ／Ｆ反転出力信号１７とクロッ
ク信号１３とを入力し、カウントアップするとキャリー
信号１９を出力する。
の反転出力であるＦ／Ｆ反転出力信号１５とクロック信
号１３とを入力し、カウントアップするとキャリー信号
１８を出力する。Ｎビットカウンタ５はフリップフロッ
プ２の反転出力であるＦ／Ｆ反転出力信号１７とクロッ
ク信号１３とを入力し、カウントアップするとキャリー
信号１９を出力する。
【００３５】ＮＡＮＤゲート６はＦ／Ｆ出力信号１４と
キャリー信号１９との論理積をとり、リセット信号２３
を出力する。ＮＡＮＤゲート７はＦ／Ｆ出力信号１６と
キャリー信号１８との論理積をとり、セット信号２４を
出力する。
キャリー信号１９との論理積をとり、リセット信号２３
を出力する。ＮＡＮＤゲート７はＦ／Ｆ出力信号１６と
キャリー信号１８との論理積をとり、セット信号２４を
出力する。
【００３６】Ｒ−Ｓラッチ８はリセット信号２３をリセ
ット端子（Ｒ）に入力し、セット信号２４をセット端子
（Ｓ）に入力することでセットリセットにより制御され
た出力制御信号２２を出力する。
ット端子（Ｒ）に入力し、セット信号２４をセット端子
（Ｓ）に入力することでセットリセットにより制御され
た出力制御信号２２を出力する。
【００３７】制御パネル９が正常なときの、制御信号１
１と制御信号１０との論理関係は、表１に示される。
１と制御信号１０との論理関係は、表１に示される。
【００３８】
【表１】
【００３９】Ｎビットカウンタ４はＦ／Ｆ反転出力信号
１５が″Ｈ″になってから、すなわち制御信号１１が″
Ｌ″になってから指定されたＮビットをカウントし、″
Ｈ″レベルのキャリー信号１８を出力する。Ｎビットカ
ウンタ５は反転出力信号１７が″Ｈ″になってから、す
なわち制御信号１０が″Ｌ″になってから指定されたＮ
ビットをカウントし、″Ｈ″レベルのキャリー信号１９
を出力する。
１５が″Ｈ″になってから、すなわち制御信号１１が″
Ｌ″になってから指定されたＮビットをカウントし、″
Ｈ″レベルのキャリー信号１８を出力する。Ｎビットカ
ウンタ５は反転出力信号１７が″Ｈ″になってから、す
なわち制御信号１０が″Ｌ″になってから指定されたＮ
ビットをカウントし、″Ｈ″レベルのキャリー信号１９
を出力する。
【００４０】Ｎビットカウンタ４，５はＦ／Ｆ反転出力
信号１５，１７が各々″Ｌ″のときはカウンタの初期値
が０に設定される。Ｆ／Ｆ反転出力信号１５，１７が″
Ｈ″になってから指定されたＮビットをカウントし、Ｎ
ビット以上″Ｈ″が続いたときに″Ｈ″レベルのキャリ
ー信号１８，１９が出力される。
信号１５，１７が各々″Ｌ″のときはカウンタの初期値
が０に設定される。Ｆ／Ｆ反転出力信号１５，１７が″
Ｈ″になってから指定されたＮビットをカウントし、Ｎ
ビット以上″Ｈ″が続いたときに″Ｈ″レベルのキャリ
ー信号１８，１９が出力される。
【００４１】従って、制御信号１１，１０にチャタリン
グが発生しても、チャタリングが発生している間は、″
Ｈ″レベルのキャリー信号１８，１９は出力されない。
グが発生しても、チャタリングが発生している間は、″
Ｈ″レベルのキャリー信号１８，１９は出力されない。
【００４２】ＮＡＮＤゲート６はＦ／Ｆ出力信号１４と
キャリー信号１９との論理積のため、Ｆ／Ｆ出力信号１
４が″Ｈ″のとき（制御信号１１が″Ｈ″）でかつキャ
リー信号１９が″Ｈ″のとき（制御信号１０が″Ｌ″）
に、リセット信号２３は″Ｌ″レベルになる。
キャリー信号１９との論理積のため、Ｆ／Ｆ出力信号１
４が″Ｈ″のとき（制御信号１１が″Ｈ″）でかつキャ
リー信号１９が″Ｈ″のとき（制御信号１０が″Ｌ″）
に、リセット信号２３は″Ｌ″レベルになる。
【００４３】また、ＮＡＮＤゲート７はＦ／Ｆ出力信号
１６とキャリー信号１８との論理積のため、Ｆ／Ｆ出力
信号１６が″Ｈ″のとき（制御信号１０が″Ｈ″）でか
つキャリー信１８が″Ｈ″のとき（制御信号１１が″
Ｌ″）に、セット信号２４は″Ｌ″レベルになる。
１６とキャリー信号１８との論理積のため、Ｆ／Ｆ出力
信号１６が″Ｈ″のとき（制御信号１０が″Ｈ″）でか
つキャリー信１８が″Ｈ″のとき（制御信号１１が″
Ｌ″）に、セット信号２４は″Ｌ″レベルになる。
【００４４】制御信号１１および制御信号１０がとも
に″Ｌ″レベルのときは、Ｆ／Ｆ出力信号１４とＦ／Ｆ
出力信号１６がともに″Ｌ″レベルになるため、リセッ
ト信号２３およびセット信号２４はともに″Ｈ″レベル
になる。
に″Ｌ″レベルのときは、Ｆ／Ｆ出力信号１４とＦ／Ｆ
出力信号１６がともに″Ｌ″レベルになるため、リセッ
ト信号２３およびセット信号２４はともに″Ｈ″レベル
になる。
【００４５】また、制御信号１１および制御信号１０が
ともに″Ｈ″レベルのときはＦ／Ｆ反転出力信号１５，
１７がともに″Ｌ″となるので、Ｎビットカウンタ４，
５が初期値に設定され続けカウントしない。このため、
キャリー信号１８，１９は初期値″Ｌ″を保持するの
で、リセット信号２３，およびセット信号２４はとも
に″Ｈ″レベルとなる。
ともに″Ｈ″レベルのときはＦ／Ｆ反転出力信号１５，
１７がともに″Ｌ″となるので、Ｎビットカウンタ４，
５が初期値に設定され続けカウントしない。このため、
キャリー信号１８，１９は初期値″Ｌ″を保持するの
で、リセット信号２３，およびセット信号２４はとも
に″Ｈ″レベルとなる。
【００４６】Ｒ−Ｓラッチ８の出力制御信号２２は、リ
セット信号２３が″Ｌ″でセット信号２４が″Ｈ″のと
きリセットされ、″Ｌ″（または″Ｈ″）を出力する。
また、セット信号２４が″Ｌ″でリセット信号２３が″
Ｈ″のときセットされ、″Ｈ″（または″Ｌ″）を出力
する。リセット信号２３，セット信号２４がともに″
Ｈ″レベルのときは状態保持となる。
セット信号２３が″Ｌ″でセット信号２４が″Ｈ″のと
きリセットされ、″Ｌ″（または″Ｈ″）を出力する。
また、セット信号２４が″Ｌ″でリセット信号２３が″
Ｈ″のときセットされ、″Ｈ″（または″Ｌ″）を出力
する。リセット信号２３，セット信号２４がともに″
Ｈ″レベルのときは状態保持となる。
【００４７】制御信号１１および制御信号１０の論理レ
ベルがともに同一のときは、異常と判断される。つま
り、制御パネル９を引き抜くと制御信号１１，１０はと
もに″Ｈ″（または″Ｌ″）になり、また制御パネル９
の電源をオフにすると、制御信号１１，１０はともに″
Ｌ″になるため異常と判断することができる。
ベルがともに同一のときは、異常と判断される。つま
り、制御パネル９を引き抜くと制御信号１１，１０はと
もに″Ｈ″（または″Ｌ″）になり、また制御パネル９
の電源をオフにすると、制御信号１１，１０はともに″
Ｌ″になるため異常と判断することができる。
【００４８】上述の通り、制御信号１１および制御信号
１０の論理レベルが異なるとき、制御信号１１または制
御信号１０のいずれか一方に一致する論理レベルの出力
制御信号２２を出力する。制御信号１１および制御信号
１０の論理レベルが同一のときは、出力制御信号２２
は、制御信号１１および制御信号１０が同一の論理レベ
ルになる直前の状態を保持することになる。
１０の論理レベルが異なるとき、制御信号１１または制
御信号１０のいずれか一方に一致する論理レベルの出力
制御信号２２を出力する。制御信号１１および制御信号
１０の論理レベルが同一のときは、出力制御信号２２
は、制御信号１１および制御信号１０が同一の論理レベ
ルになる直前の状態を保持することになる。
【００４９】この動作の真理値表を表２に示す。
【００５０】
【表２】
【００５１】ここで、クロック信号１３の周波数とＮビ
ットカウンタのビット数は使用する装置により任意に選
定できる。
ットカウンタのビット数は使用する装置により任意に選
定できる。
【００５２】図３はラッチ回路の例を示す図である。図
３（ａ）はセットリセット端子付きＲ−Ｓフリップフロ
ップ（７４ＨＣ７４相当）によるラッチ回路を示す。図
３（ｂ）はＮＡＮＤゲートを用いたラッチ回路を示す。
図３（ｃ）はＮＯＲゲートを用いたラッチ回路を示す。
３（ａ）はセットリセット端子付きＲ−Ｓフリップフロ
ップ（７４ＨＣ７４相当）によるラッチ回路を示す。図
３（ｂ）はＮＡＮＤゲートを用いたラッチ回路を示す。
図３（ｃ）はＮＯＲゲートを用いたラッチ回路を示す。
【００５３】従って、Ｒ−Ｓラッチ８は図３に示す各種
のラッチ回路を使用することが可能である。
のラッチ回路を使用することが可能である。
【００５４】なお、上述の回路構成は正論理に基づく論
理回路により構成したものであるが、負論理に基づく論
理回路により構成することも可能である。
理回路により構成したものであるが、負論理に基づく論
理回路により構成することも可能である。
【００５５】
【発明の効果】以上説明したように、本発明の制御信号
保持回路は制御パネルから出力された２本の制御信号を
常時検出し、正常時には異る論理レベルにし異常時には
同一の論理レベルとすることで制御パネルの抜けや電源
オフ時の異常を検出することができるので、制御パネル
の抜き差しや制御パネルの電源オン／オフ時に出力制御
信号が誤動作しないため、保守が容易になりかつ保守の
信頼性が向上するという効果を有している。
保持回路は制御パネルから出力された２本の制御信号を
常時検出し、正常時には異る論理レベルにし異常時には
同一の論理レベルとすることで制御パネルの抜けや電源
オフ時の異常を検出することができるので、制御パネル
の抜き差しや制御パネルの電源オン／オフ時に出力制御
信号が誤動作しないため、保守が容易になりかつ保守の
信頼性が向上するという効果を有している。
【図１】本発明の制御信号保持回路の一つの実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】図１の実施の形態の動作を示すタイムチャート
である。
である。
【図３】ラッチ回路の例を示す図である。
【図４】従来の制御信号保持回路を示すブロック図であ
る。
る。
【図５】従来の制御信号保持回路の動作を示すタイムチ
ャートである。
ャートである。
１ フリップフロップ ２ フリップフロップ ３ クロック発生器 ４，５ Ｎビットカウンタ ６，７ ＮＡＮＤゲート ８ ＲＳラッチ ９ 制御パネル １０，１１，１２ 制御信号 １３ クロック信号 １４，１６ Ｆ／Ｆ出力信号 １５，１７ Ｆ／Ｆ反転出力信号 １８，１９ キャリー信号 ２０ インバータ ２２ 出力制御信号 ２３ リセット信号 ２４ セット信号 ２５ ＡＮＤ出力信号 ２６ ＯＲ出力信号 ２７ インバータ出力信号 ２８ 出力制御信号 ３０ Ｆ／Ｆ出力信号 ３１ フリップフロップ ３２ フリップフロップ ３３ ＡＮＤゲート ３４ ＯＲゲート
Claims (3)
- 【請求項１】 論理レベルが相反する２つの制御信号を
各々クロック信号で常時読み取り保持する第１および第
２のフリップフロップと；これら第１および第２のフリ
ップフロップの各々の負出力信号と前記クロック信号と
を入力し、第１のキャリー信号を出力する第１のカウン
タおよび第２のキャリー信号を出力する第２のカウンタ
と；前記第１のフリップフロップの正出力信号と前記第
２のキャリー信号との論理積をとり第１の反転信号を出
力する第１の論理素子と；前記第２のフリップフロップ
の正出力信号と前記第１のキャリー信号との論理積をと
り第２の反転信号を出力する第２の論理素子と；前記第
１の反転信号および前記第２の反転信号を入力し、出力
制御信号を出力保持するラッチ回路と；を備えたことを
特徴とする制御信号保持回路。 - 【請求項２】 第１の制御信号およびこの制御信号を反
転した第２の制御信号を出力する制御パネルと；前記第
１および第２の制御信号の論理レベル変化周期に対して
十分速い周期を有するクロック信号を出力するクロック
発生器と；前記クロック信号により前記第１の制御信号
を読み込む第１のフリップフロップと；前記クロック信
号により前記第２の制御信号を読み込む第２のフリップ
フロップと；前記第１のフリップフロップの正出力信号
を反転した負出力信号および前記クロック信号を入力
し、第１のキャリー信号を出力する第１のカウンタと；
前記第２のフリップフロップの正出力信号を反転した負
出力信号および前記クロック信号を入力し、第２のキャ
リー信号を出力する第２のカウンタと；前記第１のフリ
ップフロップの正出力信号と前記第２のキャリー信号と
の論理積をとり第１の反転信号を出力する第１の論理素
子と；前記第２のフリップフロップの正出力信号と前記
第１のキャリー信号との論理積をとり第２の反転信号を
出力する第２の論理素子と；前記第１の反転信号および
前記第２の反転信号を入力し、出力制御信号を出力保持
するラッチ回路と；を備えたことを特徴とする制御信号
保持回路。 - 【請求項３】 前記第１および第２の論理素子がＮＡＮ
Ｄ回路であり、前記ラッチ回路がリセット・セット付き
ラッチ回路であることを特徴とする請求項１又は請求項
２記載の制御信号保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190580A JP3012526B2 (ja) | 1996-07-19 | 1996-07-19 | 制御信号保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190580A JP3012526B2 (ja) | 1996-07-19 | 1996-07-19 | 制御信号保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1039965A JPH1039965A (ja) | 1998-02-13 |
| JP3012526B2 true JP3012526B2 (ja) | 2000-02-21 |
Family
ID=16260434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8190580A Expired - Fee Related JP3012526B2 (ja) | 1996-07-19 | 1996-07-19 | 制御信号保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3012526B2 (ja) |
-
1996
- 1996-07-19 JP JP8190580A patent/JP3012526B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1039965A (ja) | 1998-02-13 |
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