JP2002101076A

JP2002101076A - シリアル通信システム、シリアル通信装置、シリアル通信方法、および、シリアル通信制御プログラムを記録した媒体

Info

Publication number: JP2002101076A
Application number: JP2000287050A
Authority: JP
Inventors: Satoru Akiyama; 哲秋山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-09-21
Filing date: 2000-09-21
Publication date: 2002-04-05

Abstract

(57)【要約】【課題】装置間で送受信のタイミングがずれた場合の
通信不良を早期に検知すること。外部からのノイズの影
響を受けにくくすること。【解決手段】送信用データを送信用ラインからデータ
信号線を介して外部に送信するに際し、送信中における
送信用ラインの送信信号レベル、開放状態にある受信用
ラインの受信信号レベルを検出し、検出した送信信号レ
ベルと受信信号レベルとを比較し、該レベル値が異なっ
ている場合には通信異常と判断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアル通信シス
テム、シリアル通信装置、シリアル通信方法、および、
シリアル通信制御プログラムを記録した媒体に関する。

【０００２】

【従来の技術】従来の半二重シリアル通信装置では、特
開昭６１−２０８３３１号公報に開示されているよう
に、送信および受信のタイミングをビジィーラインで判
別し、各装置がデータラインにデータを同時に出力しな
いように構成されている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来例では、送信および受信のタイミングを判別するため
にビジィーラインが必要である。

【０００４】そこで、本発明の目的は、ビジィーライン
を削減し、データラインを使って送信と受信とのタイミ
ングを判別するシリアル通信において、装置間で送受信
のタイミングがずれた場合の通信不良を早期に検知する
ことが可能な、シリアル通信システム、シリアル通信装
置、シリアル通信方法、および、シリアル通信制御プロ
グラムを記録した媒体を提供することにある。

【０００５】また、本発明の目的は、ビジィーラインを
削減し、データラインを使って送信と受信とのタイミン
グを判別するシリアル通信において、外部からのノイズ
の影響を受けにくい信頼性の高い、シリアル通信システ
ム、シリアル通信装置、シリアル通信方法、および、シ
リアル通信制御プログラムを記録した媒体を提供するこ
とにある。

【０００６】

【課題を解決するための手段】本発明は、第１の装置と
第２の装置の間で、双方向にデータを送受信する単一の
データ信号線を介して、半二重シリアル通信を行うシス
テムであって、前記第１の装置、および、前記第２の装
置は、送信用ラインに接続され、送信用データを送信す
る送信手段と、受信用ラインに接続され、受信用データ
を受信する受信手段と、前記データ信号線と、前記送信
用ラインおよび前記受信用ラインとの間で、送信又は受
信に対応して接続の切替えを行う切替え手段と、前記切
替え手段によって、前記受信用ラインを開放状態とし、
かつ、前記送信用ラインと前記データ信号線とを接続状
態として、前記送信手段によって前記送信用データを前
記送信用ラインから前記データ信号線を介して外部に送
信するに際して、該送信中における前記送信用ラインの
送信信号レベル、および、前記開放状態にある前記受信
用ラインの受信信号レベルを検出する検出手段と、前記
検出した送信信号レベルと受信信号レベルとを比較し、
該レベル値が異なっている場合には通信異常と判断する
判断手段とを具えることによって、シリアル通信システ
ムを構成する。

【０００７】本発明は、第１の装置と第２の装置との間
で、双方向にデータを送受信する単一のデータ信号線を
介して半二重シリアル通信を行うシステムであって、前
記第１の装置は、所定のデータ数分のクロックを送出す
るクロック送出手段と、送信時は、前記クロック送出手
段から送出するクロックの周期を第１クロック周期に設
定する手段と、受信時は、前記クロック送出手段から送
出するクロックの周期を第２クロック周期に設定する手
段とを具え、前記第２の装置は、前記クロック送出手段
から送出された前記クロックの周期を計数する計数手段
と、前記計数手段で計数したクロックの周期が、前記第
１クロック周期又は前記第２クロック周期に相当するか
を判別するクロック判別手段と、前記判別手段の判別結
果に基づいて、データ転送中において前記クロックの周
期が変化したかを検出するクロック周期変化検出手段
と、前記検出されたクロックの周期が変化している場合
には通信異常と判定する判定手段とを具えることによっ
て、シリアル通信システムを構成する。

【０００８】本発明は、第１の装置と第２の装置との間
で、双方向にデータを送受信する単一のデータ信号線を
介して、半二重シリアル通信を行うシステムであって、
前記第１の装置、および、前記第２の装置は、前記デー
タ信号線に発生したノイズを、各信号通過帯域に対応し
て除去するノイズ除去手段と、前記ノイズ除去手段の信
号通過帯域を切り替える切替手段と、前記データ信号線
の信号レベルの変化を検出することによって、受信から
送信に切り替える切替タイミングを判定する切替タイミ
ング判定手段と、前記判定した切替タイミングに合わせ
て、前記切替手段によって前記ノイズ除去手段の信号通
過帯域を変更する制御手段とを具えることによって、シ
リアル通信システムを構成する。

【０００９】本発明は、双方向にデータを送受信する単
一のデータ信号線を介して、他の装置と半二重シリアル
通信を行うシリアル通信装置であって、送信用ラインに
接続され、送信用データを送信する送信手段と、受信用
ラインに接続され、受信用データを受信する受信手段
と、前記データ信号線と、前記送信用ラインおよび前記
受信用ラインとの間で、送信又は受信に対応して接続の
切替えを行う切替え手段と、前記切替え手段によって、
前記受信用ラインを開放状態とし、かつ、前記送信用ラ
インと前記データ信号線とを接続状態として、前記送信
手段によって前記送信用データを前記送信用ラインから
前記データ信号線を介して外部に送信するに際して、該
送信中における前記送信用ラインの送信信号レベル、お
よび、前記開放状態にある前記受信用ラインの受信信号
レベルを検出する検出手段と、前記検出した送信信号レ
ベルと受信信号レベルとを比較し、該レベル値が異なっ
ている場合には通信異常と判断する判断手段とを具える
ことによって、シリアル通信装置を構成する。

【００１０】本発明は、双方向にデータを送受信する単
一のデータ信号線を介して、他の装置と半二重シリアル
通信を行うシリアル通信装置であって、所定のデータ数
分のクロックを送出するクロック送出手段と、送信時
は、前記クロック送出手段から送出するクロックの周期
を第１クロック周期に設定する手段と、受信時は、前記
クロック送出手段から送出するクロックの周期を第２ク
ロック周期に設定する手段とを具えることによって、シ
リアル通信装置を構成する。

【００１１】ここで、前記他の装置は、前記クロック送
出手段から送出された前記クロックの周期を計数する計
数手段と、前記計数手段で計数したクロックの周期が、
前記第１クロック周期又は前記第２クロック周期に相当
するかを判別するクロック判別手段と、前記判別手段の
判別結果に基づいて、データ転送中において前記クロッ
クの周期が変化したかを検出するクロック周期変化検出
手段と、前記検出されたクロックの周期が変化している
場合には通信異常と判定する判定手段とを具えることに
よって、シリアル通信装置を構成する。

【００１２】本発明は、双方向にデータを送受信する単
一のデータ信号線を介して、他の装置と半二重シリアル
通信を行うシリアル通信装置であって、前記データ信号
線に発生したノイズを、各信号通過帯域に対応して除去
するノイズ除去手段と、前記ノイズ除去手段の信号通過
帯域を切り替える切替手段と、前記データ信号線の信号
レベルの変化を検出することによって、受信から送信に
切り替える切替タイミングを判定する切替タイミング判
定手段と、前記判定した切替タイミングに合わせて、前
記切替手段によって前記ノイズ除去手段の通過帯域を変
更する制御手段とを具えることによって、シリアル通信
装置を構成する。

【００１３】本発明は、双方向にデータを送受信する単
一のデータ信号線を介して、他の装置と半二重シリアル
通信を行うシリアル通信方法であって、送信用データ
を、送信用ラインから前記データ信号線を介して外部に
送信する送信工程と、受信用データを、前記データ信号
線を介して受信用ラインに導いて受信する受信工程と、
前記データ信号線と、前記送信用ラインおよび前記受信
用ラインとの間で、送信又は受信に対応して接続の切替
えを行う切替え工程と、前記接続の切替えによって、前
記受信用ラインを開放状態とし、かつ、前記送信用ライ
ンと前記データ信号線とを接続状態として、前記送信用
データを前記送信用ラインから前記データ信号線を介し
て外部に送信するに際して、該送信中における前記送信
用ラインの送信信号レベル、および、前記開放状態にあ
る前記受信用ラインの受信信号レベルを検出する検出工
程と、前記検出した送信信号レベルと受信信号レベルと
を比較し、該レベル値が異なっている場合には通信異常
と判断する判断工程とを具えることによって、シリアル
通信方法を提供する。

【００１４】本発明は、第１の装置と第２の装置との間
で、双方向にデータを送受信する単一のデータ信号線を
介して半二重シリアル通信を行うシリアル通信方法であ
って、前記第１の装置は、所定のデータ数分のクロック
を送出するクロック送出工程と、送信時は、前記送出す
るクロックの周期を第１クロック周期に設定する工程
と、受信時は、前記送出するクロックの周期を第２クロ
ック周期に設定する工程とを具え、前記第２の装置は、
前記送出されたクロックの周期を計数する計数工程と、
前記計数手段で計数したクロックの周期が、前記第１ク
ロック周期又は前記第２クロック周期に相当するかを判
別するクロック判別工程と、前記判別の結果に基づい
て、データ転送中において前記クロックの周期が変化し
たかを検出するクロック周期変化検出工程と、前記検出
されたクロックの周期が変化している場合には通信異常
と判定する判定工程とを具えることによって、シリアル
通信方法を提供する。

【００１５】本発明は、双方向にデータを送受信する単
一のデータ信号線を介して、他の装置と半二重シリアル
通信を行うシリアル通信方法であって、前記データ信号
線の信号レベルの変化を検出することによって、受信か
ら送信に切り替える切替タイミングを判定する切替タイ
ミング判定工程と、前記判定した切替タイミングに合わ
せて、前記ノイズを除去するための信号通過帯域を変更
する制御工程と、前記変更した信号通過帯域に基づい
て、前記データ信号線に発生したノイズを除去するノイ
ズ除去工程とを具えることによって、シリアル通信方法
を提供する。

【００１６】本発明は、双方向にデータを送受信する単
一のデータ信号線を介して、コンピュータによって、他
の装置と半二重シリアル通信制御を行うためのプログラ
ムを記録した媒体であって、該制御プログラムはコンピ
ュータに、送信用データを送信用ラインから前記データ
信号線を介して外部に送信、又は、受信用データを前記
データ信号線を介して受信用ラインに導いて受信させる
に際して、前記データ信号線と、前記送信用ラインおよ
び前記受信用ラインとの間で、送信又は受信に対応して
接続の切替えを行わせ、前記接続の切替えによって、前
記受信用ラインを開放状態とさせ、かつ、前記送信用ラ
インと前記データ信号線とを接続状態とさせて、前記送
信用データを前記送信用ラインから前記データ信号線を
介して外部に送信させるに際して、該送信中における前
記送信用ラインの送信信号レベル、および、前記開放状
態にある前記受信用ラインの受信信号レベルを検出さ
せ、前記検出させた送信信号レベルと受信信号レベルと
を比較させ、該レベル値が異なっている場合には通信異
常と判断させたことによって、シリアル通信制御プログ
ラムを記録した媒体を提供する。

【００１７】本発明は、第１の装置と第２の装置との間
で、コンピュータによって、双方向にデータを送受信す
る単一のデータ信号線を介して、半二重シリアル通信制
御を行うためのプログラムを記録した媒体であって、該
制御プログラムはコンピュータに、前記第１の装置にお
いて、所定のデータ数分のクロックを送出するに際し
て、送信時は、前記送出するクロックの周期を第１クロ
ック周期に設定させ、受信時は、前記送出するクロック
の周期を第２クロック周期に設定させ、前記第２の装置
において、前記送出されたクロックの周期を計数させ、
前記計数手段で計数させたクロックの周期が、前記第１
クロック周期又は前記第２クロック周期に相当するかを
判別させ、前記判別の結果に基づいて、データ転送中に
おいて前記クロックの周期が変化したかを検出させ、前
記検出させたクロックの周期が変化している場合には通
信異常と判定させたことによって、シリアル通信制御プ
ログラムを記録した媒体を提供する。

【００１８】本発明は、双方向にデータを送受信する単
一のデータ信号線を介して、コンピュータによって、他
の装置と半二重シリアル通信の制御を行うためのプログ
ラムを記録した媒体であって、該制御プログラムはコン
ピュータによって、前記データ信号線の信号レベルの変
化を検出させることによって、受信から送信に切り替え
る切替タイミングを判定させ、前記判定させた切替タイ
ミングに合わせて、前記ノイズを除去するための信号通
過帯域を変更させ、前記変更させた信号通過帯域に基づ
いて、前記データ信号線に発生したノイズを除去させる
ことによって、シリアル通信制御プログラムを記録した
媒体を提供する。

【００１９】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。

【００２０】［第１の例］本発明の第１の実施の形態
を、図１〜図５に基づいて説明する。

【００２１】（システム構成）本システムの構成につい
て説明する。

【００２２】図１は、本発明に係るシリアル通信システ
ムの構成例を示す。本例では、双方向にデータを送受信
する単一のデータ信号線を介して、半二重シリアル通信
を行うことが可能な、シリアル通信装置１００（以下、
装置Ａという）、シリアル通信装置１０１（以下、装置
Ｂという）を例に挙げて説明する。

【００２３】装置Ａと装置Ｂは、データ情報を転送する
データ信号線としてのＳＣ信号線９０と、データの送受
信タイミングを規定するＳＣＬＫ信号線９１とによって
接続されている。

【００２４】１は、装置Ａの制御を行うＣＰＵである。
このＣＰＵ１には、装置Ｂに対する指示（以下、コマン
ドデータという）を送信する出力ポートＣＯと、装置Ｂ
からの受信データ（以下、ステータスデータという）を
入力する入力ポートＳＩと、シリアル転送のためのクロ
ック出力ポートＳＣＬＫと、後述する通信エラーを示す
信号を入力する入力ポートＥＲＲとが設けられている。

【００２５】また、ＣＰＵ１内には、送信用のシリアル
なコマンドデータ（ここでは、Ｃ７〜Ｃ０からなる８ビ
ット）を保持するコマンド送信用バッファ１１０と、受
信用のシリアルなステータスデータ（ここでは、Ｓ７〜
Ｓ０からなる８ビット）を保持するステータス受信用バ
ッファ１２０とが設けられている。

【００２６】コマンド送信用バッファ１１０からのコマ
ンドデータは、出力ポートＣＯを介して、送信用ライン
１１１に送出される。一方、受信用ライン１２１から送
られてきたステータスデータは、入力ポートＳＩにより
受信され、ステータ受信用バッファ１２０に保持され
る。

【００２７】２は、装置Ｂの制御を行うＣＰＵであり、
基本的な構成は装置Ａと同じである。このＣＰＵ２に
は、ステータスデータを送信用ライン１３１を介して装
置Ａに送出する出力ポートＳＯと、装置Ａからのコマン
ドデータを受信用ライン１４１を介して入力する入力ポ
ートＣＩと、シリアル転送のためのクロック入力ポート
ＳＣＬＫと、後述する通信エラーを示す信号を入力する
入力ポートＥＲＲとを備えている。

【００２８】３ａ，３ｂは、送信用ライン１１１に接続
されたインバータである。

【００２９】４ａ，４ｂは、ＮＰＮ型のトランジスタで
あり、入力側のベースがインバータ３ａ，３ｂと接続さ
れ、出力側のコレクタがＳＣ信号線９０と接続されてい
る。また、トランジスタ４ａのコレクタには、受信用ラ
イン１２１が接続されている。トランジスタ４ｂのコレ
クタには、受信用ライン１４１が接続されている。

【００３０】５ａ，５ｂは、プルアップ抵抗であり、Ｓ
Ｃ信号線９０をプルアップしている。

【００３１】トランジスタ４ａ，４ｂは、ベースがＨレ
ベルの時にＯＮ状態となり、ＳＣ信号線９０をＬレベル
にし、ベースがＬレベルの時にＯＦＦ状態となり、ＳＣ
信号線９０はプルアップ抵抗５ａ，５ｂによってＨレベ
ルになる。

【００３２】６ａは受信用ライン１２１上に接続された
バッファ、６ｂは受信用ライン１４１上に接続されたバ
ッファである。７ａ，７ｂは、ＳＣＬＫ信号線９１に接
続されたバッファである。

【００３３】８ａ，８ｂは、排他的論理和の論理回路で
ある。９ａ，９ｂは、Ｄタイプフリップフロップであ
る。

【００３４】この論理回路８ａ，８ｂは、２入力端子の
うちの一方が送信用ライン１１１に接続され、他方が受
信用ライン１１２に接続され、出力端子はＤタイプフリ
ップフロップ９ａ，９ｂの入力端子Ｄに接続されてい
る。また、Ｄタイプフリップフロップ９ａ，９ｂの出力
端子Ｑは、ＣＰＵ１の入力ポートＥＲＲと接続されてお
り、通信異常を示すＥＲＲ信号を出力する。

【００３５】このフリップフロップ９ａ，９ｂは、ＳＣ
ＬＫ信号の立ち上がりエッジに同期してＤ入力データを
ラッチするように動作するため、ＥＲＲ信号は、ＳＣＬ
Ｋ信号の立ち上がり時に排他的論理和の論理回路８ａ，
８ｂの２入力が同じレベルの場合はＬレベルになり、２
入力が互いに異なるレベルの場合はＨレベルになる。

【００３６】すなわち、データの送信動作を行った後
に、実際のデータ信号線９０が送信したデータと違って
いることを検知し、通信エラーとしてＥＲＲ信号をＨレ
ベルにしている。

【００３７】（システム動作）以下、本システムの動作
について説明する。

【００３８】まず、送受信時の動作の概要について説明
する。

【００３９】（送信時）装置Ａから装置Ｂにコマンドデ
ータを送信する場合について説明する。このコマンドデ
ータの送信時には、装置Ａ側では、出力ポートＣＯおよ
び入力ポートＳＩは共にＬレベルにあり、装置Ｂ側で
は、出力ポートＳＯおよび入力ポートＣＩは共にＨレベ
ルにある。

【００４０】これにより、装置Ａでは、トランジスタ４
ａがオン状態にあり、送信用ライン１１１とＳＣ信号線
９０とが接続され、受信用ライン１２１は開放状態とな
る。装置Ｂでは、トランジスタ４ｂがオフ状態にあり、
受信用ライン１４１とＳＣ信号線９０とが接続され、送
信用ライン１３１は開放状態となる。

【００４１】従って、装置Ａからのコマンドデータの送
信時には、装置Ａの送信用ライン１１１がＳＣ信号線９
０を介して、装置Ｂの受信用ライン１４１と接続される
ことになる。

【００４２】具体的には、装置Ａにおいて、ＣＰＵ１の
コマンド送信用バッファ１１０に保持されたシリアルの
コマンドデータは、１ビット単位で出力ポートＣＯに出
力され、送信用ライン１１１を介してＳＣ信号線９０に
送出される。このようにして送出されたコマンドデータ
は、装置Ｂにおいて受信用ライン１４１を介して入力ポ
ートＣＩに受信される。この受信されたコマンドデータ
は、１ビット単位でコマンド受信用バッファ１４０に順
次保持される。

【００４３】（受信時）装置Ｂからのステータスデータ
を装置Ａで受信する場合について説明する。このステー
タスデータの受信時には、装置Ａ側では、出力ポートＣ
Ｏおよび入力ポートＳＩは共にＨレベルにあり、装置Ｂ
側では、出力ポートＳＯおよび入力ポートＣＩは共にＬ
レベルにある。

【００４４】これにより、装置Ａでは、トランジスタ４
ａがオフ状態にあり、受信用ライン１２１とＳＣ信号線
９０とが接続され、送信用ライン１１１は開放状態とな
る。装置Ｂでは、トランジスタ４ｂがオン状態にあり、
送信用ライン１３１とＳＣ信号線９０とが接続され、受
信用ライン１４１は開放状態となる。

【００４５】従って、装置Ａにおいてステータスデータ
の受信時には、装置Ａの受信用ライン１２１がＳＣ信号
線９０を介して、装置Ｂの送信用ライン１３１と接続さ
れることになる。

【００４６】具体的には、装置Ｂにおいて、ＣＰＵ２の
ステータス送信用バッファ１３０に保持されたシリアル
のコマンドデータは、１ビット単位で出力ポートＳＯに
出力され、送信用ライン１３１を介してＳＣ信号線９０
に送出される。このようにして送出されたコマンドデー
タは、装置Ａにおいて受信用ライン１２１を介して入力
ポートＳＩに受信される。この受信されたステータスデ
ータは、１ビット単位でステータス受信用バッファ１２
０に順次保持される。

【００４７】以下、具体例を挙げて詳細に説明する。

【００４８】図２は、正常にシリアル通信が行われた場
合のタイミングチャートを示す。

【００４９】ＣＰＵ１は、装置Ｂに８ビットのコマンド
データ（Ｃ７〜Ｃ０）をＳＣＬＫ信号の立ち上がりに同
期して順次ＣＯ出力ポートに出力する。

【００５０】ＣＰＵ２は、ＳＣＬＫ信号の立ち下がりエ
ッジに同期して順次ＣＩ入力ポートの入力を取り込み、
コマンドデータを全て受信したら返信のためのステータ
スデータを用意し、ＳＯポートをＬレベルにしてＳＣＬ
Ｋ信号の立ち上がりを待つ。

【００５１】ＣＰＵ１は、ＳＯポートのＬレベルを確認
した後、ステータスデータの受信のためにＳＣＬＫ信号
を出力する。

【００５２】ＣＰＵ２は、ＣＰＵ１が出力するＳＣＬＫ
信号の立ち上がりエッジに同期してステータスデータ
（Ｓ７〜Ｓ０）を順次ＳＯ出力ポートに出力する。

【００５３】ＣＰＵ１は、ＳＣＬＫ信号の立ち下がりエ
ッジに同期して順次ＳＩ入力ポートの入力を取り込み通
信が終了する。

【００５４】本例では、コマンドデータ、ステータスデ
ータ共に８ビットのデータとし、２進数で表した時の最
上位ビットを先頭に順次データを転送している。

【００５５】（装置Ａの通信動作）図３は、ＣＰＵ１の
シリアル通信動作のフローチャートを示す。

【００５６】図３において、ステップＳ１０１は、送信
するコマンドデータを用意し、コマンド送信用バッファ
１１０にセットする。

【００５７】ステップＳ１０２は、コマンド送信用バッ
ファの最上位ビット（７ビット目）の値によりＣＯ出力
ポートをセットする処理で、最上位ビットが１ならばＣ
Ｏ出力ポートをＨレベルにし、最上位ビットが０ならば
ＣＯ出力ポートをＬレベルにする。

【００５８】ステップＳ１０３は、ＳＣＬＫ信号をＨレ
ベルにし、転送クロック周期の半分の時間に相当する所
定時間待った後に次のステップに移る。

【００５９】ステップＳ１０４は、ＳＣＬＫ信号をＬレ
ベルにし、転送クロック周期の半分の時間に相当する所
定時間待った後に次のステップに移る。

【００６０】ステップＳ１０５は、ＥＲＲ入力ポートの
レベルを判断し、ＥＲＲ入力ポートがＬレベルならば通
信に異常がないのでステップＳ１０６へ移り、ＥＲＲ入
力ポートがＨレベルならば通信異常と判断し、ステップ
Ｓ１１５へ移る。

【００６１】ステップＳ１０６は、コマンド送信用バッ
ファのデータを１ビット左にシフト（７ビット目に６ビ
ット目のデータを移し、６ビット目に５ビット目のデー
タを移し、５ビット目に４ビット目のデータを移し、４
ビット目に３ビット目のデータを移し、３ビット目に２
ビット目のデータを移し、２ビット目に１ビット目のデ
ータを移し、１ビット目に０ビット目のデータを移し、
０ビット目のデータは１にセットする）する。

【００６２】ステップＳ１０７は、送信のためのループ
回数を判断し、８ビット分のデータ送信が終了（ループ
回数＝７）すればステップＳ１０８へ移る。

【００６３】ステップＳ１０８は、ＣＯ出力ポートをＨ
レベルにすることで、トランジスタ４ａをＯＦＦ状態に
し、ＳＣ信号線を装置Ｂが使用できるように開放する。

【００６４】ステップＳ１０９は、装置Ｂがステータス
データの送信準備が完了したかを判断する処理で、ＳＩ
入力ポートがＬレベルになったらステータスデータの送
信準備が完了したと判断し、ステップＳ１１０へ移る。

【００６５】ステップＳ１１０は、ＳＣＬＫ信号をＨレ
ベルにし、転送クロック周期の半分の時間に相当する所
定時間待った後に次のステップに移る。

【００６６】ステップＳ１１１は、ＳＣＬＫ信号をＬレ
ベルにし、転送クロック周期の半分の時間に相当する所
定時間待った後に次のステップに移る。

【００６７】ステップＳ１１２は、ＳＩ入力ポートの値
がＨレベルならばステータス受信用バッファの最下位ビ
ット（０ビット目）に１をセットし、ＳＩ入力ポートの
値がＬレベルならばステータス受信用バッファ１２０の
最下位ビットに０をセットする。

【００６８】ステップＳ１１３は、受信のためのループ
回数を判断し、８ビット分のデータ受信が終了していな
ければ（ループ回数７未満）ステップＳ１１４へ移り、
８ビット分のデータ受信が終了すれば１回分の通信が終
了したのでステップＳ１０１へ戻る。

【００６９】ステップＳ１１４は、ステータス受信用バ
ッファのデータを１ビット左にシフトする。ステップＳ
１１５は、通信に異常があるため、通信の初期化動作を
行いステップＳ１０１へ戻る。

【００７０】（装置Ｂの通信動作）図４は、ＣＰＵ２の
シリアル通信動作のフローチャートを示す。

【００７１】図４において、ステップＳ２０１は、装置
Ａからのコマンドデータ受信のために、ＳＣＬＫ信号が
Ｈレベルになったかを判断し、Ｈレベルになればステッ
プＳ２０２へ移る。

【００７２】ステップＳ２０２は、ＳＣＬＫ信号がＬレ
ベルになったかを判断し、ＬレベルになればステップＳ
２０３へ移る。

【００７３】ステップＳ２０３は、ＣＩ入力ポートの値
がＨレベルならばコマンド受信用バッファ１４０の最下
位ビット（０ビット目）に１をセットし、ＣＩ入力ポー
トの値がＬレベルならばコマンド受信用バッファ１４０
の最下位ビットに０をセットする。

【００７４】ステップＳ２０４は、受信のためのループ
回数を判断し、８ビット分のデータ受信が終了していな
ければ（ループ回数７未満）ステップＳ２０５へ移り、
８ビット分のデータ受信が終了すればステップＳ２０６
へ戻る。

【００７５】ステップＳ２０５は、コマンド受信用バッ
ファ１４０のデータを１ビット左にシフトする。

【００７６】ステップＳ２０６は、受信したコマンドデ
ータの内容を解析する。

【００７７】ステップＳ２０７は、コマンドデータの解
析結果に対応したステータスデータを用意し、ステータ
ス送信バッファにセットする。

【００７８】ステップＳ２０８は、ステータスの送信準
備が完了したので、ＳＯ出力ポートをＬレベルにするこ
とでＳＣ信号線をＬレベルにし、装置Ａにステータス送
信用のＳＣＬＫ信号を要求する。

【００７９】ステップＳ２０９は、装置Ａからのステー
タスデータ送信のために、ＳＣＬＫ信号がＨレベルにな
ったかを判断し、ＨレベルになればステップＳ２１０へ
移る。

【００８０】ステップＳ２１０は、ステータス送信用バ
ッファの最上位ビット（７ビット目）の値によりＳＯ出
力ポートをセットする処理で、最上位ビットが１ならば
ＳＯ出力ポートをＨレベルにし、最上位ビットが０なら
ばＳＯ出力ポートをＬレベルにする。

【００８１】ステップＳ２１１は、ＳＣＬＫ信号がＬレ
ベルになったかを判断し、ＬレベルになればステップＳ
２０３へ移る。

【００８２】ステップＳ２１２は、ＥＲＲ入力ポートの
レベルを判断し、ＥＲＲ入力ポートがＬレベルならば通
信に異常がないのでステップＳ２１３へ移り、ＥＲＲ入
力ポートがＨレベルならば通信異常と判断し、ステップ
Ｓ２１５へ移る。

【００８３】ステップＳ２１３は、送信のためのループ
回数を判断し、８ビット分のデータ送信が終了していな
ければ（ループ回数７未満）ステップＳ２１４へ移り、
８ビット分のデータ受信が終了すれば１回分の通信が終
了したのでステップＳ２０１へ戻る。

【００８４】ステップＳ２１４は、ステータス送信用バ
ッファ１３０のデータを１ビット左にシフトする。ステ
ップＳ２１５は、通信に異常があるため、通信の初期化
動作を行いステップＳ２０１へ戻る。

【００８５】（通信異常検出）図５は、通信に異常があ
った場合のタイミングチャートである。

【００８６】図５において、ＣＰＵ１はコマンドデータ
として２進数で０１０１０１１０の８ビットデータの送
信を開始したとする。

【００８７】このとき、ＣＰＵ１からのコマンドデータ
の送信時には、送信用ライン１１１の送信信号レベルは
Ｌレベルであるので、このコマンドデータの受信状態に
あるＣＰＵ２の受信用ライン１４１の受信信号レベルは
Ｈレベルになければならない。また、同時に、ＣＰＵ２
の送信用ライン１３１の送信信号レベルもＨレベルにな
ければならない。

【００８８】しかし、今、ＣＰＵ２もステータスデータ
の送信を開始してしまったとする。

【００８９】このＣＰＵ２も誤って送信時となったこと
により、優先度の高い送信用ライン１３１の信号レベル
がＬレベルとなる。これに伴い、受信用ライン１４１の
信号レベルもＨレベルからＬレベルに変化してしまう。

【００９０】これにより、論理回路８ｂの２入力端子の
値が互いに異ってしまう状態が存在するため、フリップ
フロップ９ｂからは、通信異常を示すＨレベルのＥＲＲ
信号が出力され、ＥＲＲポートに入力される。

【００９１】図５に示す例では、通信途中の５ビット目
を送信した後に、ＥＲＲポートがＨレベルになっている
ことを検知したことを示すものである。この通信エラー
の検知に伴って、破線で示す以降の送信動作を止め、通
信の初期化動作を行うように制御することになる。

【００９２】以上説明したように、送信データを監視す
る事で通信エラーを検知することができる効果がある。

【００９３】［第２の例］次に、本発明の第２の実施の
形態を、図６〜図８に基づいて説明する。なお、前述し
た第１の例と同一部分についての説明は省略し、同一符
号を付す。

【００９４】図６は、本システムの構成を示すものであ
り、シリアル通信装置１００（装置Ａ），シリアル通信
装置１０１（装置Ｂ）からなる。

【００９５】本例では、装置Ａ，Ｂ間に前述した転送用
クロック信号線であるＳＣＬＫ信号線９１が存在せず、
各装置Ａ，Ｂ内にタイマー回路２００（装置Ａ），タイ
マー回路２０１を内蔵させてＳＣＬＫ信号の発生を制御
するようにした場合の例である。

【００９６】以下、タイマー回路２００，２０１の具体
的な構成について説明する。

【００９７】図６において、１０ａ，１０ｂはＰＮＰ型
トランジスタ、１１ａ，１１ｂは抵抗で、ＳＣ信号線を
プルダウンしている。

【００９８】トランジスタ１０ａ，１０ｂは、ベースが
Ｌレベルの時にＯＮ状態となり、ＳＣ信号線９０はプル
アップ抵抗５ａ，５ｂによってＨレベルになる。また、
トランジスタ１０ａ，１０ｂは、ベースがＨレベルの時
にＯＦＦ状態となり、ＳＣ信号線９０はプルダウン抵抗
１１ａ，１１ｂによってＬレベルになる。

【００９９】１２ａ，１２ｂは発振器であり、イネーブ
ル入力Ｅとクロック出力ＣＫを有し、イネーブルＥの立
ち上がりエッジに同期してクロックの位相を調整するラ
イン同期機能を有している。

【０１００】１３ａ，１３ｂは３入力のＯＲ回路、１４
ａ，１４ｂはインバータ、１５ａ，１５ｂ，１６ａ，１
６ｂはＡＮＤ回路である。

【０１０１】１７ａ，１７，１８ａ，１８ｂは、Ｄタイ
プのフリップフロップであり、フリップフロップ１７
ａ，１７，１８ａ，１８ｂとＡＮＤ回路１６ａ，１６ｂ
とによってワンショットパルス回路を形成している。ワ
ンショットパルス回路は、ＳＣ信号の立ち上がりエッジ
に同期して、１クロック分のＨパルスをＲＡ，ＲＢ信号
に出力する回路である。

【０１０２】１９ａ，１９ｂは、４ビットカウンタであ
り、リセット入力ＲＳＴとイネーブル入力／ＥＮとクロ
ック入力／ＣＫを有し、イネーブル／ＥＮがＬレベルの
間はクロック／ＣＫの立ち下がりエッジ毎に出力Ｑ３〜
Ｑ０で表される２進数のカウント値が＋１されていき、
イネーブル／ＥＮがＨレベルの間はカウント値が変化し
ない。また、リセットＲＳＴがＨレベルになると、カウ
ント値は０にリセットされる。

【０１０３】図７は、正常にシリアル通信が行われた場
合のタイミングチャートを示す。

【０１０４】ＣＰＵ１は、ＣＯ出力ポートをＨレベルに
することにより、装置Ｂに送信開始を報知する。ＣＯ出
力ポートがＨレベルになると、トランジスタ１０ａがＯ
Ｎ状態になり、ＳＣ信号線９０はＨレベルとなる。

【０１０５】ＳＣ信号線９０がＨレベルになると、ＯＲ
回路１３ａ，１３ｂの出力ＣＥＡ，ＣＥＢがＨレベルに
なり、その立ち上がりエッジに同期してクロック出力Ｃ
ＬＫＡ，ＣＬＫＢの位相が調整される。

【０１０６】また、ＳＣ信号線９０がＨレベルになった
ことにより、ＲＡ，ＲＢ信号にＨレベルのパルスが出力
され、カウンタ１９ａ，１９ｂがリセットされ、カウン
ト値は０になりカウント動作を開始すると共に、ＡＮＤ
回路１５ａ，１５ｂに入力されているＱ３Ａ，Ｑ３Ｂ信
号もＬレベルにかわり、ＣＰＵ１，２にクロックＣＬＫ
Ａ，ＣＬＫＢ信号を伝達できるようになる。

【０１０７】カウンタ１９ａ，１９ｂは、カウント値が
８になると、出力Ｑ３がＨレベルにかわり、／ＥＮ入力
がＨレベルになるためカウント動作を止める。

【０１０８】このように各装置Ａ，Ｂ内にクロック発生
の制御を行うタイマー回路を内蔵させ、ＣＰＵ１がＣＯ
出力ポートをＨレベルすなわち送信開始の時点からＣＥ
Ａ，ＣＥＢ信号の周期的な動作に基づいてクロックＳＣ
ＬＫＡ，ＳＣＬＫＢ信号を動作させ、８ビットのデータ
の送信を終了した時点で回路状態を一時的に遮断した状
態に設定することができる。その他の通信処理は、前述
した第１の例で説明した場合と同様に行うことができ
る。

【０１０９】図８は、通信に異常があった場合のタイミ
ングチャートである。

【０１１０】図８において、ＣＰＵ１はコマンドデータ
として２進数で００００００００の送信を開始したが、
同時に、ＣＰＵ２もステータスデータの送信を開始して
しまった場合の例である。

【０１１１】この場合、通信途中の４ビット目を送信し
た後にＥＲＲポートがＨレベルになっていることを検知
し、破線で示す以降の送信動作を止め、通信の初期化動
作を行うように動作する。

【０１１２】このように、最初の通信や、異常状態から
復帰した後などに、全てのデータがＳＣ信号線９０を開
放した状態になるようにして通信を行うことによって、
通信の異常を一段と早く検出することができる。

【０１１３】以上説明したように、転送のためのクロッ
ク信号線がない場合でも、所定タイミングで送信データ
を監視することにより、通信エラーを検知することがで
きる。

【０１１４】［第３の例］次に、本発明の第３の実施の
形態を、図９〜図１３に基づいて説明する。なお、前述
した第１の例と同一部分についてはその説明を省略し、
同一符号を付す。

【０１１５】（概要）まず、本例の発明の概要について
説明する。

【０１１６】データ信号線を介して半二重シリアル通信
を行うシステムにおいて、装置Ａは、所定のデータ数分
のクロックを送出するクロック送出手段と、送信時は、
クロック送出手段から送出するクロックの周期を第１ク
ロック周期に設定する手段と、受信時は、クロック送出
手段から送出するクロックの周期を第２クロック周期に
設定する手段とを具える。

【０１１７】装置Ｂは、クロック送出手段から送出され
たクロックの周期を計数する計数手段と、計数手段で計
数したクロックの周期が、第１クロック周期又は第２ク
ロック周期に相当するかを判別するクロック判別手段
と、判別手段の判別結果に基づいて、データ転送中にお
いてクロックの周期が変化したかを検出するクロック周
期変化検出手段と、検出されたクロックの周期が変化し
ている場合には通信異常と判定する判定手段とを具え
る。

【０１１８】（システム構成）以下、具体的な構成につ
いて説明する。

【０１１９】図９は、本システムの構成例を示すブロッ
ク図である。

【０１２０】装置Ａ，装置Ｂは、データ情報を転送する
ＳＣ信号線９０と、データ送受信タイミングを規定する
ＳＣＬＫ信号線９１で接続されている。

【０１２１】図９において、ＣＰＵ１には、装置Ｂに対
する指示（コマンドデータ）を送信する出力ポートＣＯ
と、装置Ｂからの受信データ（ステータスデータ）を入
力する入力ポートＳＩと、シリアル転送を行うためのク
ロックＳＣＬＫ信号を出力するクロック出力ポートＳＣ
ＬＫと、シリアル転送のためのクロック出力の開始を指
示する出力ポートＳＴと、クロックの周期を切り替える
出力ポートＴ／Ｒとを備えている。

【０１２２】ＣＰＵ２には、装置Ａからのコマンドデー
タを入力する入力ポートＣＩと、装置Ａに対してステー
タスデータを送信する出力ポートＳＯと、シリアル転送
のためのクロック入力ポートＳＣＬＫと、後述するＳＣ
ＬＫ信号の周期をカウントした値を入力する入力ポート
ＣＮＴ［３：０］とを備えている。

【０１２３】３０は、発振器であり、送信のためのクロ
ックＣＬＫＡ信号を出力する。

【０１２４】３１は、発振器であり、受信のためのクロ
ックＣＬＫＢ信号を出力する。

【０１２５】本例では、ＣＬＫＡ信号の周期に対してＣ
ＬＫＢ信号の周期を３倍に設定している。

【０１２６】３２は、セレクタである。セレクタ３２
は、ＣＰＵ１からのＴ／Ｒ信号が入力される入力端子Ｓ
と、ＣＬＫＡ信号が入力される入力端子Ａと、ＣＬＫＢ
信号が入力される入力端子Ｂと、出力端子Ｑとを備えて
いる。

【０１２７】ＣＰＵ１からのＴ／Ｒ信号がＨレベルのと
きは入力端子Ａを選択し、Ｔ／Ｒ信号がＬレベルのとき
は入力端子Ｂを選択し、この選択した端子からの信号を
出力端子ＱからＣＬＫ信号として出力する。

【０１２８】３３は、４ビットのカウンタであり、Ｑ３
〜Ｑ０で表される２進数をクロック入力／ＣＫの立ち下
がりエッジ毎に＋１する。

【０１２９】本例では、出力Ｑ３をイネーブル入力／Ｅ
Ｎに接続しているため、カウント値が８（１０００ｂ）
になると、カウントを停止する。また、ロード入力ＬＤ
にＣＰＵ１からのＳＴ信号を接続しており、ＳＴ信号が
Ｈレベルになると、クロックＣＬＫの立ち下がりでカウ
ント値を０にリセットする。

【０１３０】３４は、インバータ、３５はＡＮＤ回路で
あり、カウンタ３３のカウント値が８未満のときにクロ
ックＣＬＫをＳＣＬＫ信号に伝達する。

【０１３１】３６は、発振器であり、ＳＣＬＫ信号の周
期をカウントするためのクロックを出力する。

【０１３２】３７は、カウンタであり、ＲＳＴ入力であ
るＳＣＬＫ信号がＨレベルの期間を発振器１４からのク
ロックでカウントし、カウント値をＱ［３：０］に出力
し、ＳＣＬＫ信号はＬレベルのときはカウント値が０に
なる。

【０１３３】３８は、４ビットのフリップフロップであ
り、ＳＣＬＫ信号の立ち下がりエッジでカウンタ３７の
カウント値をラッチし、ＣＮＴ［３：０］に出力する。

【０１３４】図１０は、正常にシリアル通信が行われた
場合のタイミングチャートを示す。ＣＰＵ１は、送信の
ためのクロックをＣＬＫＡにし、装置Ｂに８ビットのコ
マンドデータ（Ｃ７〜Ｃ０）をＳＣＬＫ信号の立ち上が
りに同期して順次ＣＯ出力ポートに出力する。

【０１３５】ＣＰＵ２は、ＳＣＬＫ信号の立ち下がりエ
ッジに同期して順次ＣＩ入力ポートの入力を取り込み、
コマンドデータをすべて受信したら返信のためのステー
タスデータを用意し、ＳＯポートをＬレベルにしてＳＣ
ＬＫ信号の立ち上がりを待つ。

【０１３６】ＣＰＵ１は、ＳＯポートのＬレベルを確認
した後、受信のためのクロックをＣＬＫＢにし、ステー
タスデータの受信のためにＳＣＬＫ信号を出力する。

【０１３７】ＣＰＵ２は、ＣＰＵ１が出力するＳＣＬＫ
信号の立ち上がりエッジに同期してステータスデータ
（Ｓ７〜Ｓ０）を順次ＳＯ出力ポートに出力する。

【０１３８】ＣＰＵ１は、ＳＣＬＫ信号の立ち下がりエ
ッジに同期して順次ＳＩ入力ポートの入力を取り込み通
信が終了する。

【０１３９】本例では、コマンドデータ、ステータスデ
ータ共に８ビットのデータとし、２進数で表したときの
最上位ビットを先頭に順次データを転送している。

【０１４０】（装置Ａの通信動作）図１１は、ＣＰＵ１
のシリアル通信動作を示すフローチャートである。図４
はＣＰＵ２のシリアル通信動作のフローチャートであ
る。

【０１４１】図３において、ステップＳ３０１は、Ｔ／
Ｒ信号をＨレベルにすることによって、送信に使用する
クロックをＣＬＫＡにする。

【０１４２】ステップＳ３０２は、送信するコマンドデ
ータを用意し、コマンド送信用バッファ１１０にセット
する。

【０１４３】ステップＳ３０３は、ＳＴ信号にＨレベル
のパルスを出力することによってカウンタ１１のカウン
ト値を０に戻し、送信のためのＳＣＬＫクロックの出力
を開始する。

【０１４４】ステップＳ３０４は、ＳＣＬＫ信号がＨレ
ベルになったかを判断し、ＨレベルになればステップＳ
１０５へ移る。

【０１４５】ステップＳ３０５は、コマンド送信用バッ
ファの最上位ビット（７ビット目）の値によりＣＯ出力
ポートをセットする処理で、最上位ビットが１ならばＣ
Ｏ出力ポートをＨレベルにし、最上位ビットが０ならば
ＣＯ出力ポートをＬレベルにする。

【０１４６】ステップＳ３０６は、ＳＣＬＫ信号がＬレ
ベルになったかを判断し、ＬレベルになればステップＳ
１０７へ移る。

【０１４７】ステップＳ３０７は、コマンド送信用バッ
ファのデータを１ビット左にシフト（７ビット目に６ビ
ット目のデータを移し、６ビット目に５ビット目のデー
タを移し、５ビット目に４ビット目のデータを移し、４
ビット目に３ビット目のデータを移し、３ビット目に２
ビット目のデータを移し、２ビット目に１ビット目のデ
ータを移し、１ビット目に０ビット目のデータを移し、
０ビット目のデータは１にセットする）する。

【０１４８】ステップＳ３０８は、送信のためのループ
回数を判断し、８ビット分のデータ送信が終了（ループ
回数＝７）すればステップＳ３０９へ移り、終了してい
なければステップＳ３０４へ戻る。

【０１４９】ステップＳ３０９は、ＣＯ出力ポートをＨ
レベルにすることで、トランジスタ４ａをＯＦＦ状態に
し、ＳＣ信号線９０を装置Ｂが使用できるように開放す
る。

【０１５０】ステップＳ３１０は、装置Ｂがステータス
データの送信準備が完了したかを判断する処理で、ＳＩ
入力ポートがＬレベルになったらステータスデータの送
信準備が完了したと判断し、ステップＳ３１１へ移る。

【０１５１】ステップＳ３１１は、Ｔ／Ｒ信号をＬレベ
ルにすることによって受信に使用するクロックをＣＬＫ
Ｂにする。

【０１５２】ステップＳ３１２は、ＳＣＬＫ信号がＨレ
ベルになったかを判断し、ＨレベルになればステップＳ
３１３へ移る。

【０１５３】ステップＳ３１３は、ＳＣＬＫ信号がＬレ
ベルになったかを判断し、Ｌレベルになれば、ステップ
Ｓ３１４へ移る。

【０１５４】ステップＳ３１４は、ＳＩ入力ポートの値
がＨレベルならばステータス受信用バッファ１２０の最
下位ビット（０ビット目）に１をセットし、ＳＩ入力ポ
ートの値がＬレベルならばステータス受信用バッファ１
２０の最下位ビットに０をセットする。

【０１５５】ステップＳ３１５は、受信のためのループ
回数を判断し、８ビット分のデータ受信が終了していな
ければ（ループ回数７未満）ステップＳ３１６へ移り、
８ビット分のデータ受信が終了すれば１回分の通信が終
了したので、ステップＳ３０１へ戻る。

【０１５６】ステップＳ３１６は、ステータス受信用バ
ッファ１２０のデータを１ビット左にシフトする。

【０１５７】（装置Ｂの通信動作）図１２は、ＣＰＵ２
のシリアル通信動作を示すフローチャートである。

【０１５８】図１２において、ステップＳ４０１は、装
置Ａからのコマンドデータ受信のために、ＳＣＬＫ信号
がＨレベルになったかを判断し、Ｈレベルになればステ
ップＳ４０２へ移る。

【０１５９】ステップＳ４０２は、ＳＣＬＫ信号がＬレ
ベルになったかを判断し、ＬレベルになればステップＳ
４０３へ移る。

【０１６０】ステップＳ４０３は、ＣＩ入力ポートの値
がＨレベルならばコマンド受信用バッファ１４０の最下
位ビット（０ビット目）に１をセットし、ＣＩ入力ポー
トの値がＬレベルならばコマンド受信用バッファ１４０
の最下位ビットに０をセットする。

【０１６１】ステップＳ４０４は、ＳＣＬＫ信号の周期
を判断するステップであり、ＳＣＬＫ信号のＨレベル期
間のカウント値ＣＮＴ［３：０］の値が所定値ＸＸ（本
例では、６）未満かを判断し、カウント値ＣＮＴ［３：
０］がＸＸ未満ならばステップＳ４０６へ移り、カウン
ト値ＣＮＴ［３：０］がＸＸ以上ならば通信にエラーが
発生したと認識し、ステップＳ４１６へ移る。

【０１６２】ステップＳ４０５は、受信のためのループ
回数を判断し、８ビット分のデータ受信が終了していな
ければ（ループ回数７未満）ステップＳ４０６へ移り、
８ビット分のデータ受信が終了すればステップＳ４０７
へ移る。

【０１６３】ステップＳ４０６は、コマンド受信用バッ
ファ１４０のデータを１ビット左にシフトする。

【０１６４】ステップＳ４０７は、受信したコマンドデ
ータの内容を解析する。

【０１６５】ステップＳ４０８は、コマンドデータの解
析結果に対応したステータスデータを用意し、ステータ
ス送信バッファ１３０にセットする。

【０１６６】ステップＳ４０９は、ステータスの送信準
備が完了したので、ＳＯ出力ポートをＬレベルにするこ
とによってＳＣ信号線をＬレベルにし、装置Ａにステー
タス送信用のＳＣＬＫ信号を要求する。

【０１６７】ステップＳ４１０は、装置Ａからのステー
タスデータ送信のために、ＳＣＬＫ信号がＨレベルにな
ったかを判断し、ＨレベルになればステップＳ４１１へ
移る。

【０１６８】ステップＳ４１１は、ステータス送信用バ
ッファの最上位ビット（７ビット目）の値によりＳＯ出
力ポートをセットする処理で、最上位ビットが１ならば
ＳＯ出力ポートをＨレベルにし、最上位ビットが０なら
ばＳＯ出力ポートをＬレベルにする。

【０１６９】ステップＳ４１２は、ＳＣＬＫ信号がＬレ
ベルになったかを判断し、ＬレベルになればステップＳ
４１３へ移る。

【０１７０】ステップＳ４１３は、ＳＣＬＫ信号の周期
を判断するステップであり、ＳＣＬＫ信号のＨレベル期
間のカウント値ＣＮＴ［３：０］の値が所定値ＸＸ（本
例では、６）未満かを判断し、カウント値ＣＮＴ［３：
０］がＸＸ以上ならばステップＳ４１４は移り、カウン
ト値ＣＮＴ［３：０］がＸＸ未満ならば通信にエラーが
発生したと認識し、ステップＳ４１６へ移る。

【０１７１】ステップＳ４１４は、送信のためのループ
回数を判断し、８ビット分のデータ送信が終了していな
ければ（ループ回数７未満）ステップＳ４１５へ移り、
８ビット分のデータ受信が終了すれば１回分の通信が終
了したので、ステップＳ４０１へ戻る。

【０１７２】ステップＳ４１５は、ステータス送信用バ
ッファ１３０のデータを１ビット左にシフトする。

【０１７３】ステップＳ４１６は、通信に異常があるた
め、通信の初期化動作を行い、ステップＳ４０１へ戻
る。

【０１７４】（通信異常検出）図１３は、通信に異常が
あった場合のタイミングチャートを示す。

【０１７５】図１３において、ＣＰＵ１は、コマンドデ
ータの送信を開始したが、５ビット目を送信した後通信
途中で送信と受信が切り替わり、クロックＳＣＬＫの周
期が変化したため、ＣＰＵ２は、破線で示す以降の受信
動作を止め、通信の初期化動作を行う様に動作する。

【０１７６】以上説明したように、転送のためのクロッ
クＳＣＬＫを送信時と受信時で変えることによって、ク
ロックＳＣＬＫの周期を使って通信エラーを検知するこ
とができ、また、エラーの発生したタイミングのクロッ
クＳＣＬＫの周期により、装置Ａが送信状態にあるか受
信状態にあるかを知ることもできる。

【０１７７】［第４の例］次に、本発明の第４の実施の
形態を、図１４に基づいて説明する。なお、前述した第
３の例と同一部分についてはその説明を省略し、同一符
号を付す。

【０１７８】本例は、前述した第３の例の変形例であ
り、装置Ｂ内の構成を変えた場合の例である。

【０１７９】図１４は、本システムの構成例を示す。装
置Ｂにおいて、４０は、インバータである。４１は、４
ビットのカウンタであり、Ｑ３〜Ｑ０で表される２進数
をクロック入力ＳＣＬＫの立ち下がりエッジ毎に＋１す
る。

【０１８０】本例では、出力端子Ｑ３をイネーブル入力
端子／ＥＮに接続しているため、カウント値が８（１０
００ｂ）になると、カウントを停止する。

【０１８１】また、ロード入力ＬＤにＣＰＵ２からのＳ
Ｔ信号を接続しており、ＳＴ信号がＨレベルになるとク
ロックＣＬＫの立ち下がりでカウント値を０にリセット
する。

【０１８２】従って、前述した第３の例で、ＳＣＬＫ信
号のＨレベル期間をカウントしていたカウンタ３７は、
本例では、ＳＣＬＫクロックの８周期分をカウントする
ことになる。その時間に合わせて発振器３６のクロック
周期も調整する。

【０１８３】ＣＰＵ２は、受信動作の開始と送信動作の
開始時に、ＳＴ出力に所定のパルス出力を出力すること
でカウンタ４１のカウント値を０に戻し、８ビットの受
信もしくは送信に係る時間をカウンタ４１で測定し、カ
ウント値ＣＮＴ［３：０］と所定の値を比較することに
よって、通信エラーを検知する。

【０１８４】以上説明したように、送信時と受信時に係
る時間を測定することによって、通信エラーを検知する
ことができる。

【０１８５】［第５の例］本発明の第５の実施の形態
を、図１５〜図１６に基づいて説明する。なお、前述し
た第１の例と同一部分についてはその説明を省略し、同
一符号を付す。

【０１８６】（概要）本例の概要について説明する。

【０１８７】装置Ａは、データ信号線に発生したノイズ
を、各信号通過帯域に対応して除去するノイズ除去手段
と、ノイズ除去手段の信号通過帯域を切り替える切替手
段と、データ信号線の信号レベルの変化を検出すること
によって、受信から送信に切り替える切替タイミングを
判定する切替タイミング判定手段と、判定した切替タイ
ミングに合わせて、切替手段によってノイズ除去手段の
信号通過帯域を変更する制御手段とを備えている。な
お、このような各種の機能は、装置Ｂにも設けるように
してもよい。

【０１８８】（システム構成）以下、具体例を挙げて説
明する。

【０１８９】図１５は、本システムの構成例を示す。装
置Ａと装置Ｂは、データ情報を転送するＳＣ信号線と、
データ送受信タイミングを規定するＳＣＬＫ信号線９０
で接続されている。

【０１９０】図１５において、装置Ａを制御するＣＰＵ
１は、装置Ｂに対する指示（コマンドデータ）を送信す
る出力ポートＣＯと、装置Ｂからの受信データ（ステー
タスデータ）を入力する入力ポートＳＩと、シリアル転
送のためのクロック出力ポートＳＣＬＫと、ノイズフィ
ルタ５１の特性を切り替える切替信号ＣＴを出力する出
力ポートＣＴとを備えている。

【０１９１】装置Ａにおいて、５０は、ＰチャンネルＦ
ＥＴ（ＭＯＳトランジスタ）であり、ゲートには出力ポ
ートＣＴから切替信号ＣＴが入力される。

【０１９２】５１は、ＰチャンネルＦＥＴ５０により駆
動制御されるノイズフィルタである。ノイズフィルタ５
１には、抵抗（Ｒ）５２と、コンデンサ（Ｃ１）５３
と、コンデンサ（Ｃ２）５４とが設けられている。

【０１９３】ＰチャンネルＦＥＴ５０は、ゲートがＨレ
ベルのときにＯＮ状態となり、ＳＣ信号線９０に対して
コンデンサ５４が接続され、ゲートがＬレベルのときに
ＯＦＦ状態となり、ＳＣ信号線９０に対してコンデンサ
５４は未接続になる。このコンデンサ５４が未接続のと
きには、コンデンサ５３のみがＳＣ信号線９０に接続さ
れることになる。

【０１９４】また、入力ポートＳＩに対して、抵抗５２
と、コンデンサ５３と、コンデンサ５４とは、その定数
で決まる時定数（Ｃ１・Ｒ、Ｃ２・Ｒ）によって、低域
通過フィルタを構成しており、本例では、コンデンサ５
３に対してコンデンサ５４の容量値を数倍（例えば、１
０倍）に設定し、ＰチャンネルＦＥＴ５０がＯＮ状態の
ときに対してＯＦＦ状態のときの入力ポートＳＩに通過
可能な周波数帯域は数倍（約１０倍）になる。

【０１９５】このＰチャンネルＦＥＴ５０がＯＦＦ状態
のときの通過可能な周波数を決定する抵抗５２とコンデ
ンサ５３の定数は、使用する通信のデータ転送速度に対
して十分なマージンをもって決定する。

【０１９６】一方、装置Ｂを制御するＣＰＵ２は、装置
Ａからのコマンドデータを入力する入力ポートＣＩと、
装置Ａに対してステータスデータを送信する出力ポート
ＳＯと、シリアル転送のためのクロック入力ポートＳＣ
ＬＫとを備えている。

【０１９７】装置Ｂにおいて、ＳＣ信号線９０とバッフ
ァ６ｂとの間には、抵抗（Ｒ）６０と、コンデンサ（Ｃ
３）６１とが接続されている。

【０１９８】図１６は、シリアル通信のタイミングチャ
ートを示す。

【０１９９】ＣＰＵ１は、装置Ｂに８ビットのコマンド
データ（Ｃ７〜Ｃ０）をＳＣＬＫ信号の立ち上がりに同
期して順次ＣＯ出力ポートに出力し、８ビット分のデー
タを出力し終わったら、ＣＴ出力ポートをＨレベルにし
て低域通過フィルタを構成するノイズフィルタ５１の特
性をより低域側にする。

【０２００】ＣＰＵ２は、ＳＣＬＫ信号の立ち下がりエ
ッジに同期して順次ＣＩ入力ポートの入力を取り込み、
コマンドデータを全て受信したら返信のためのステータ
スデータを用意し、ＳＯポートをＬレベルにしてＳＣＬ
Ｋ信号の立ち上がりを待つ。

【０２０１】ＣＰＵ１は、ＳＩポートを監視することに
よってＳＯポートのＬレベルを確認した後、ＣＴポート
をＬレベルに戻し、ステータスデータの受信のためにＳ
ＣＬＫ信号を出力する。

【０２０２】ＣＰＵ２は、ＣＰＵ１が出力するＳＣＬＫ
信号の立ち上がりエッジに同期してステータスデータ
（Ｓ７〜Ｓ０）を順次ＳＯ出力ポートに出力する。

【０２０３】ＣＰＵ１は、ＳＣＬＫ信号の立ち下がりエ
ッジに同期して順次ＳＩ入力ポートの入力を取り込み通
信が終了する。

【０２０４】本例では、コマンドデータ、ステータスデ
ータ共に８ビットのデータとし、２進数で表した時の最
上位ビットを先頭に順次データを転送している。以上説
明したように、ＳＣ信号線９０に対してノイズフィルタ
５１（低域通過フィルタ）を備え、シリアル転送中と、
送受信の切り替えタイミングとを検知することによっ
て、ノイズフィルタ５１の特性を変更し、送受信の切り
替えタイミング時において外部からのノイズの影響を受
け難くすることができる。

【０２０５】［第６の例］本発明の第６の実施の形態
を、図１７〜図１８に基づいて説明する。なお、前述し
た第５の例と同一部分についてはその説明を省略し、同
一符号を付す。

【０２０６】本例は、前述した第５の例（図１５参照）
の変形例である。

【０２０７】図１７は、本システムを構成する装置１０
０の構成例を示す。

【０２０８】図１７において、７１は、発振器であり、
クロック信号ＣＬＫ１を出力する。

【０２０９】７２は、発振器であり、クロック信号ＣＬ
Ｋ２を出力する。

【０２１０】本例では、ＣＬＫ２は、ＣＬＫ１の８倍の
周期に設定している。

【０２１１】７３は、セレクタである。このセレクタ７
３には、ＣＰＵ１のＣＴ端子と接続された入力端子Ｓ
と、ＣＬＫ１を出力する発振器７１に接続された入力端
子Ａと、ＣＬＫ２信号を出力する発振器７２に接続され
た入力端子Ｂと、ＣＬＫ１又はＣＬＫ２をＣＬＫとして
出力する出力端子Ｑとが設けられている。

【０２１２】セレクタ７３の入力端子Ｓに入力されるＣ
Ｔ信号の信号レベルに応じて、その入力端子Ｓでの信号
レベルがＬレベルのときは出力端子Ｑを入力端子Ａと接
続し、その信号レベルがＨレベルのときは出力端子Ｑを
入力端子Ｂと接続する。従って、ＣＴ信号がＬレベルの
ときにはＣＬＫ１がＣＬＫとして出力され、ＣＴ信号が
ＨレベルのときにはＣＬＫ２がＣＬＫとして出力され
る。

【０２１３】７４，７５はＤタイプフリップフロップ、
７６は排他的論理和回路である。

【０２１４】７７は、イネーブル端子付Ｄタイプフリッ
プフロップであり、イネーブル端子／ＥＮがＬレベルの
ときは入力端子ＤからのデータをクロックＣＫの立ち上
がりエッジで取り込み、イネーブル端子／ＥＮがＨレベ
ルのときはデータＤ、クロックＣＫに関係なくデータを
保持したままとなる。

【０２１５】従って、ＳＣ信号は、ＳＴ１信号とＳＴ２
信号とが同じレベルになり、排他的論理和７６の出力で
あるイネーブル信号／ＥＮがＬレベルになる場合、すな
わち、クロック信号ＣＬＫの立ち上がりエッジ２周期分
以上続けて同じレベルにならないとＳＩ信号に伝達され
ない。そのため、外部から進入したクロック信号ＣＬＫ
の周期よりも短いパルスのノイズは除去される。

【０２１６】図１８は、シリアル通信のタイミングチャ
ートを示す。

【０２１７】ＣＰＵ１は、装置Ｂに８ビットのコマンド
データ（２進数で１０１１０００１ｂ）をＳＣＬＫ信号
の立ち上がりに同期して順次ＣＯ出力ポートに出力す
る。

【０２１８】そして、８ビット分のデータを出力し終わ
ったならば、ＣＴ出力ポートをＨレベルにして、フリッ
プフロップ７４，７５，７７で使用するクロックを周期
の長いＣＬＫ２に切り替える。

【０２１９】ＣＰＵ２（前述した図１５参照）は、ＳＣ
ＬＫ信号の立ち下がりエッジに同期して順次ＣＩ入力ポ
ートの入力を取り込み、コマンドデータを全て受信した
ら返信のためのステータスデータを用意し、ＳＯポート
をＬレベルにしてＳＣＬＫ信号の立ち上がりを待つ。

【０２２０】ＣＰＵ１は、ＳＩポートを監視することに
よってＳＣ信号線９０のＬレベルを確認した後、ＣＴポ
ートをＬレベルに戻し、ステータスデータの受信のため
にＳＣＬＫ信号を出力する。

【０２２１】ＣＰＵ２は、ＣＰＵ１が出力するＳＣＬＫ
信号の立ち上がりエッジに同期してステータスデータ
（２進数で００１０１１１０ｂ）を順次ＳＯ出力ポート
に出力する。

【０２２２】ＣＰＵ１は、ＳＣＬＫ信号の立ち下がりエ
ッジに同期して順次ＳＩ入力ポートの入力を取り込み、
通信が終了する。

【０２２３】ＳＣ信号のＮ１およびＮ２のポイントで、
ＳＣ信号線９０に外部から点線で示したようなノイズ２
５０が注入されたとき、ポイントＮ１では、クロック信
号ＣＬＫ（＝ＣＬＫ２）の立ち上がりエッジ部分にノイ
ズパルスがないため、ノイズ２５０は、それ以降ＳＩ信
号に伝達されない。

【０２２４】これに対して、ポイントＮ２では、クロッ
ク信号ＣＬＫ（＝ＣＬＫ１）の立ち上がりエッジでノイ
ズ２５０を取り込んでしまい、その結果、そのノイズ２
５０はＳＴ１信号、ＳＴ２信号と伝達されるが、ノイズ
２５０のパルス幅がクロック信号ＣＬＫの２周期分以下
のため、イネーブル信号／ＥＮがＨレベルとなり、ノイ
ズ２５０はＳＩ信号には伝達されない。

【０２２５】以上説明したように、ロジック回路を使っ
てノイズを除去することができ、クロック周期を切り替
えることによって、ノイズに対する周波数特性を変更す
ることができる。

【０２２６】なお、本発明は、複数の機器（例えば、ホ
ストコンピュータ、インターフェース機器、リーダ、プ
リンタなど）から構成されるシステムに適用しても、１
つの機器（例えば、ＰＤＡ（個人情報管理）機器のよう
な小型の画像処理機器、複写機、ファクシミリ装置）か
らなる装置に適用してもよい。

【０２２７】また、本発明は、システム或いは装置にプ
ログラムを供給することによって達成される場合にも適
用できることはいうまでもない。そして、本発明を達成
するためのソフトウェアによって表されるプログラムを
格納した記憶媒体を、システム或いは装置に供給し、そ
のシステム或いは装置のコンピュータ（又はＣＰＵやＭ
ＰＵ）が記憶媒体に格納されたプログラムコードを読出
し実行することによっても、本発明の効果を享受するこ
とが可能となる。

【０２２８】この場合、記憶媒体から読出されたプログ
ラムコード自体が前述した実施形態の機能を実現するこ
とになり、そのプログラムコードを記憶した記憶媒体は
本発明を構成することになる。

【０２２９】プログラムコードを供給するための記憶媒
体としては、例えば、フロッピディスク、ハードディス
ク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ
−Ｒ、磁気テープ、不揮発性のメモリカード（ＩＣメモ
リカード）、ＲＯＭ（マスクＲＯＭ、フラッシュＥＥＰ
ＲＯＭなど）などを用いることができる。

【０２３０】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼動しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施形態の機能が
実現される場合も含まれることは言うまでもない。

【０２３１】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張ボー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵなどが実際の処理の一部または全部を行
い、その処理によって前述した実施形態の機能が実現さ
れる場合も含まれることは言うまでもない。

【０２３２】

【発明の効果】以上説明したように、本発明によれば、
送信用データを送信用ラインからデータ信号線を介して
外部に送信するに際し、送信中における送信用ラインの
送信信号レベル、開放状態にある受信用ラインの受信信
号レベルを検出し、検出した送信信号レベルと受信信号
レベルとを比較し、該レベル値が異なっている場合には
通信異常と判断するようにしたので、装置間で送受信の
タイミングがずれた場合の通信異常を早期に検出するこ
とができる。

【０２３３】また、本発明によれば、一方の装置におい
て、所定のデータ数分のクロックを送出するに際して、
送信時は送出するクロックの周期を第１クロック周期に
設定し、受信時は送出するクロックの周期を第２クロッ
ク周期に設定し、他方の装置において、送出されたクロ
ックの周期を計数し、計数したクロックの周期が第１ク
ロック周期又は第２クロック周期に相当するかを判別
し、判別の結果に基づいてデータ転送中においてクロッ
クの周期が変化したかを検出し、検出したクロックの周
期が変化している場合には通信異常と判定させたので、
このように転送用のクロックを送信時と受信時とで変え
ることによって、クロックの周期を使って通信異常を検
知することができると共に、外部からのノイズの影響を
受けにくい信頼性の高いシステムを構築することができ
る。

【０２３４】さらに、本発明によれば、データ信号線の
信号レベルの変化を検出させることによって、受信から
送信に切り替える切替タイミングを判定し、判定した切
替タイミングに合わせて、ノイズを除去するための信号
通過帯域を変更し、変更した信号通過帯域に基づいて、
データ信号線に発生したノイズを除去するようにしたの
で、このようにデータ信号線に対してノイズフィルタを
有し、シリアル転送中と、送受信の切り替えタイミング
とを検知し、この切り替えタイミング時にフィルタの特
性を変更することによって、送受信の切り替えタイミン
グにおいて外部からのノイズの影響を受け難くすること
ができ、信頼性の高いシステムを構築することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である、シリアル通
信システムの構成を示すブロック図である。

【図２】シリアル通信処理を示すタイミングチャートで
ある。

【図３】ＣＰＵ１のシリアル通信処理を示すフローチャ
ートである。

【図４】ＣＰＵ２のシリアル通信処理を示すフローチャ
ートである。

【図５】シリアル通信処理を示すタイミングチャートで
ある。

【図６】本発明の第２の実施の形態である、シリアル通
信システムの構成を示すブロック図である。

【図７】シリアル通信処理を示すタイミングチャートで
ある。

【図８】シリアル通信処理を示すタイミングチャートで
ある。

【図９】本発明の第３の実施の形態である、シリアル通
信システムの構成を示すブロック図である。

【図１０】シリアル通信処理を示すタイミングチャート
である。

【図１１】ＣＰＵ１のシリアル通信処理を示すフローチ
ャートである。

【図１２】ＣＰＵ２のシリアル通信処理を示すフローチ
ャートである。

【図１３】シリアル通信処理を示すタイミングチャート
である。

【図１４】本発明の第４の実施の形態である、シリアル
通信システムの構成を示すブロック図である。

【図１５】本発明の第５の実施の形態である、シリアル
通信システムの構成を示すブロック図である。

【図１６】シリアル通信処理を示すタイミングチャート
である。

【図１７】本発明の第６の実施の形態である、シリアル
通信システムの構成を示すブロック図である。

【図１８】シリアル通信処理を示すタイミングチャート
である。

【符号の説明】

１装置ＡのＣＰＵ２装置ＢのＣＰＵ４ａ，４ｂトランジスタ８ａ，８ｂ論理回路９ａ，９ｂフリップフロップ回路３０，３１３２セレクタ３３カウンタ３６発振器３７カウンタ３８フリップフロップ５１ノイズフィルタ５２抵抗５３，５４コンデンサ６０抵抗６１コンデンサ９０ＳＣ信号線９１ＳＣＬＫ信号線１００シリアル通信装置（装置Ａ）１０１シリアル通信装置（装置Ｂ）１１０コマンド送信用バッファ１１１送信用ライン１２０ステータス受信用バッファ１２１受信用ライン１３０ステータス送信用バッファ１３１送信用ライン１４０コマンド受信用バッファ１４１受信用ライン２００，２０１タイマー回路２５０ノイズ

Claims

【特許請求の範囲】

【請求項１】第１の装置と第２の装置の間で、双方向
にデータを送受信する単一のデータ信号線を介して、半
二重シリアル通信を行うシステムであって、前記第１の装置、および、前記第２の装置は、送信用ラインに接続され、送信用データを送信する送信
手段と、受信用ラインに接続され、受信用データを受信する受信
手段と、前記データ信号線と、前記送信用ラインおよび前記受信
用ラインとの間で、送信又は受信に対応して接続の切替
えを行う切替え手段と、前記切替え手段によって、前記受信用ラインを開放状態
とし、かつ、前記送信用ラインと前記データ信号線とを
接続状態として、前記送信手段によって前記送信用デー
タを前記送信用ラインから前記データ信号線を介して外
部に送信するに際して、該送信中における前記送信用ラ
インの送信信号レベル、および、前記開放状態にある前
記受信用ラインの受信信号レベルを検出する検出手段
と、前記検出した送信信号レベルと受信信号レベルとを比較
し、該レベル値が異なっている場合には通信異常と判断
する判断手段とを具えたことを特徴とするシリアル通信
システム。
【請求項２】第１の装置と第２の装置との間で、双方
向にデータを送受信する単一のデータ信号線を介して半
二重シリアル通信を行うシステムであって、前記第１の装置は、所定のデータ数分のクロックを送出するクロック送出手
段と、送信時は、前記クロック送出手段から送出するクロック
の周期を第１クロック周期に設定する手段と、受信時は、前記クロック送出手段から送出するクロック
の周期を第２クロック周期に設定する手段とを具え、前記第２の装置は、前記クロック送出手段から送出された前記クロックの周
期を計数する計数手段と、前記計数手段で計数したクロックの周期が、前記第１ク
ロック周期又は前記第２クロック周期に相当するかを判
別するクロック判別手段と、前記判別手段の判別結果に基づいて、データ転送中にお
いて前記クロックの周期が変化したかを検出するクロッ
ク周期変化検出手段と、前記検出されたクロックの周期が変化している場合には
通信異常と判定する判定手段とを具えたことを特徴とす
るシリアル通信システム。
【請求項３】第１の装置と第２の装置との間で、双方
向にデータを送受信する単一のデータ信号線を介して、
半二重シリアル通信を行うシステムであって、前記第１の装置、および、前記第２の装置は、前記データ信号線に発生したノイズを、各信号通過帯域
に対応して除去するノイズ除去手段と、前記ノイズ除去手段の信号通過帯域を切り替える切替手
段と、前記データ信号線の信号レベルの変化を検出することに
よって、受信から送信に切り替える切替タイミングを判
定する切替タイミング判定手段と、前記判定した切替タイミングに合わせて、前記切替手段
によって前記ノイズ除去手段の信号通過帯域を変更する
制御手段とを具えたことを特徴とするシリアル通信シス
テム。
【請求項４】双方向にデータを送受信する単一のデー
タ信号線を介して、他の装置と半二重シリアル通信を行
うシリアル通信装置であって、送信用ラインに接続され、送信用データを送信する送信
手段と、受信用ラインに接続され、受信用データを受信する受信
手段と、前記データ信号線と、前記送信用ラインおよび前記受信
用ラインとの間で、送信又は受信に対応して接続の切替
えを行う切替え手段と、前記切替え手段によって、前記受信用ラインを開放状態
とし、かつ、前記送信用ラインと前記データ信号線とを
接続状態として、前記送信手段によって前記送信用デー
タを前記送信用ラインから前記データ信号線を介して外
部に送信するに際して、該送信中における前記送信用ラ
インの送信信号レベル、および、前記開放状態にある前
記受信用ラインの受信信号レベルを検出する検出手段
と、前記検出した送信信号レベルと受信信号レベルとを比較
し、該レベル値が異なっている場合には通信異常と判断
する判断手段とを具えたことを特徴とするシリアル通信
装置。
【請求項５】双方向にデータを送受信する単一のデー
タ信号線を介して、他の装置と半二重シリアル通信を行
うシリアル通信装置であって、所定のデータ数分のクロックを送出するクロック送出手
段と、送信時は、前記クロック送出手段から送出するクロック
の周期を第１クロック周期に設定する手段と、受信時は、前記クロック送出手段から送出するクロック
の周期を第２クロック周期に設定する手段とを具えたこ
とを特徴とするシリアル通信装置。
【請求項６】前記他の装置は、前記クロック送出手段から送出された前記クロックの周
期を計数する計数手段と、前記計数手段で計数したクロックの周期が、前記第１ク
ロック周期又は前記第２クロック周期に相当するかを判
別するクロック判別手段と、前記判別手段の判別結果に基づいて、データ転送中にお
いて前記クロックの周期が変化したかを検出するクロッ
ク周期変化検出手段と、前記検出されたクロックの周期が変化している場合には
通信異常と判定する判定手段とを具えたことを特徴とす
る請求項５記載のシリアル通信装置。
【請求項７】双方向にデータを送受信する単一のデー
タ信号線を介して、他の装置と半二重シリアル通信を行
うシリアル通信装置であって、前記データ信号線に発生したノイズを、各信号通過帯域
に対応して除去するノイズ除去手段と、前記ノイズ除去手段の信号通過帯域を切り替える切替手
段と、前記データ信号線の信号レベルの変化を検出することに
よって、受信から送信に切り替える切替タイミングを判
定する切替タイミング判定手段と、前記判定した切替タイミングに合わせて、前記切替手段
によって前記ノイズ除去手段の通過帯域を変更する制御
手段とを具えたことを特徴とするシリアル通信装置。
【請求項８】双方向にデータを送受信する単一のデー
タ信号線を介して、他の装置と半二重シリアル通信を行
うシリアル通信方法であって、送信用データを、送信用ラインから前記データ信号線を
介して外部に送信する送信工程と、受信用データを、前記データ信号線を介して受信用ライ
ンに導いて受信する受信工程と、前記データ信号線と、前記送信用ラインおよび前記受信
用ラインとの間で、送信又は受信に対応して接続の切替
えを行う切替え工程と、前記接続の切替えによって、前記受信用ラインを開放状
態とし、かつ、前記送信用ラインと前記データ信号線と
を接続状態として、前記送信用データを前記送信用ライ
ンから前記データ信号線を介して外部に送信するに際し
て、該送信中における前記送信用ラインの送信信号レベ
ル、および、前記開放状態にある前記受信用ラインの受
信信号レベルを検出する検出工程と、前記検出した送信信号レベルと受信信号レベルとを比較
し、該レベル値が異なっている場合には通信異常と判断
する判断工程とを具えたことを特徴とするシリアル通信
方法。
【請求項９】第１の装置と第２の装置との間で、双方
向にデータを送受信する単一のデータ信号線を介して半
二重シリアル通信を行うシリアル通信方法であって、前記第１の装置は、所定のデータ数分のクロックを送出するクロック送出工
程と、送信時は、前記送出するクロックの周期を第１クロック
周期に設定する工程と、受信時は、前記送出するクロックの周期を第２クロック
周期に設定する工程とを具え、前記第２の装置は、前記送出されたクロックの周期を計数する計数工程と、前記計数手段で計数したクロックの周期が、前記第１ク
ロック周期又は前記第２クロック周期に相当するかを判
別するクロック判別工程と、前記判別の結果に基づいて、データ転送中において前記
クロックの周期が変化したかを検出するクロック周期変
化検出工程と、前記検出されたクロックの周期が変化している場合には
通信異常と判定する判定工程とを具えたことを特徴とす
るシリアル通信方法。
【請求項１０】双方向にデータを送受信する単一のデ
ータ信号線を介して、他の装置と半二重シリアル通信を
行うシリアル通信方法であって、前記データ信号線の信号レベルの変化を検出することに
よって、受信から送信に切り替える切替タイミングを判
定する切替タイミング判定工程と、前記判定した切替タイミングに合わせて、前記ノイズを
除去するための信号通過帯域を変更する制御工程と、前記変更した信号通過帯域に基づいて、前記データ信号
線に発生したノイズを除去するノイズ除去工程とを具え
たことを特徴とするシリアル通信方法。
【請求項１１】双方向にデータを送受信する単一のデ
ータ信号線を介して、コンピュータによって、他の装置
と半二重シリアル通信制御を行うためのプログラムを記
録した媒体であって、該制御プログラムはコンピュータに、送信用データを送信用ラインから前記データ信号線を介
して外部に送信、又は、受信用データを前記データ信号
線を介して受信用ラインに導いて受信させるに際して、
前記データ信号線と、前記送信用ラインおよび前記受信
用ラインとの間で、送信又は受信に対応して接続の切替
えを行わせ、前記接続の切替えによって、前記受信用ラインを開放状
態とさせ、かつ、前記送信用ラインと前記データ信号線
とを接続状態とさせて、前記送信用データを前記送信用
ラインから前記データ信号線を介して外部に送信させる
に際して、該送信中における前記送信用ラインの送信信
号レベル、および、前記開放状態にある前記受信用ライ
ンの受信信号レベルを検出させ、前記検出させた送信信号レベルと受信信号レベルとを比
較させ、該レベル値が異なっている場合には通信異常と
判断させたことを特徴とするシリアル通信制御プログラ
ムを記録した媒体。
【請求項１２】第１の装置と第２の装置との間で、コ
ンピュータによって、双方向にデータを送受信する単一
のデータ信号線を介して、半二重シリアル通信制御を行
うためのプログラムを記録した媒体であって、該制御プログラムはコンピュータに、前記第１の装置において、所定のデータ数分のクロックを送出するに際して、送信時は、前記送出するクロックの周期を第１クロック
周期に設定させ、受信時は、前記送出するクロックの周
期を第２クロック周期に設定させ、前記第２の装置において、前記送出されたクロックの周期を計数させ、前記計数手段で計数させたクロックの周期が、前記第１
クロック周期又は前記第２クロック周期に相当するかを
判別させ、前記判別の結果に基づいて、データ転送中において前記
クロックの周期が変化したかを検出させ、前記検出させたクロックの周期が変化している場合には
通信異常と判定させたことを特徴とするシリアル通信制
御プログラムを記録した媒体。
【請求項１３】双方向にデータを送受信する単一のデ
ータ信号線を介して、コンピュータによって、他の装置
と半二重シリアル通信の制御を行うためのプログラムを
記録した媒体であって、該制御プログラムはコンピュータによって、前記データ信号線の信号レベルの変化を検出させること
によって、受信から送信に切り替える切替タイミングを
判定させ、前記判定させた切替タイミングに合わせて、前記ノイズ
を除去するための信号通過帯域を変更させ、前記変更させた信号通過帯域に基づいて、前記データ信
号線に発生したノイズを除去させることを特徴とするシ
リアル通信制御プログラムを記録した媒体。