CN1820445B - 串行通信设备及其方法、和使用串行通信设备的通信系统 - Google Patents

Abstract

公开了一种紧凑的串行通信设备，其由主方和辅方上的简化电路形成，不需要同步信号和用于切换发送和接收操作的切换单元，并且能够减小辅方的负荷。主发送/接收电路按照将输出至辅发送/接收电路的输出数据信号，向传输路径输出串行数据信号DATA，当时钟信号处于高电平时，通过把低电平重叠脉冲重叠于时钟信号上而生成所述串行数据信号DATA；当时钟信号处于低电平时，按照将输出至主发送/接收电路的输出数据信号，辅发送/接收电路把高电平重叠脉冲重叠于从该传输路径输入的串行数据信号DATA上。

Description

串行通信设备及其方法、和使用串行通信设备的通信系统

技术领域

本发明涉及一种串行通信设备、该设备的通信方法、以及使用该通信设备的通信系统，更具体地说，本发明涉及一种通过半双工通信进行串行通信的串行通信设备、该串行通信设备的通信方法、以及使用该串行通信设备的通信系统。

背景技术

众所周知，在串行通信中，存在着各种传输串行信号的方法。图17～图20说明了这样的方法的一些典型。

图17示例性地说明了一种在串行通信中传输串行信号的现有技术的方法。

在图17中，数据信号SdA是一种公共数据信号，其中，数据值直接由信号电平加以表示，使用同步信号SaA而从数据信号SdA中抽取数据值，其中同步信号SaA对不同的数据进行划界。在这一方法中，使用了两个信号，例如数据信号SdA和同步信号SaA。

图18示例性地说明了另一种在串行通信中传输串行信号的现有技术的方法。

在图18中，数据信号SdB是脉冲宽度调制信号，其中信号间隔为常数，而且，当数据值为“0”时和当数据值为“1”时，脉冲宽度不同。使用这一方法，尽管其代码间隔成为一个问题，但执行异步操作是可能的。

对于这一技术，例如，可以参照美国专利No.698066、美国专利No.5862354、美国专利No.5978927、美国专利No.6108751、美国专利No.6239732、美国专利No.6412072、以及美国专利No.5803518。

图19示例性地说明了另一种在串行通信中传输串行信号的现有技术的方法。

在图19中，数据信号SdC是脉冲位置调制信号，其中，脉冲位置随时 间变化，并且使用用作时间基准的同步信号SaC对数据进行采样。

图20示例性地说明了另一种在串行通信中传输串行信号的现有技术的方法。

在图20中，数据信号SdD是在红外遥控器中所使用的信号，并且是通过把脉冲宽度调制和脉冲位置调制信号相组合而获得。然而，由于数据信号SdD中数据间隔不为常数，数据信号SdD是异步信号，因此，不需要同步信号。

图21是一种进行半双工通信的现有技术的串行通信设备的方框图。

在图21中，串行通信设备200包括：主发送/接收电路201和辅(slave)发送/接收电路205。主发送/接收电路201包括：主发送电路202、主接收电路203、以及用于传输权控制的主切换部件204。相类似，辅发送/接收电路205包括：辅发送电路206、辅接收电路207、以及用于传输权控制的辅切换部件208。主发送电路202与辅发送电路206基本相同，主接收电路203与辅接收电路207基本相同。

此处，当传输权在主发送/接收电路201上时，把数据从主发送/接收电路201的主发送电路202传输至辅发送/接收电路205的辅接收电路207。同时，如果把传输权传送至辅发送/接收电路205，则把数据从辅发送/接收电路205的辅发送电路206传输至主发送/接收电路201的主接收电路203。

然而，如以上所描述的，在现有技术中，需要同步信号。即使是在不使用同步信号的情况下，用于从数据生成数据信号或从数据信号中抽取数据的电路也复杂。另外，在辅方，要求与主方的电路相同的电路，而且需要在发送操作和接收操作之间进行切换的切换单元。因此，电路的规模偏大，而且电路的空间和成本增加。

发明内容

本发明的总的目的是，解决现有技术的一或多个问题。

本发明的一个具体的目的是，提供一种紧凑且价格便宜的串行通信设备，其由主方和辅方上的简化电路形成，不使用同步信号和用于切换发送操作和接收操作的单元，并且能够减小辅方的工作负荷；以及提供一种该串行通信设备的通信方法和一种使用该串行通信设备的通信系统。

根据本发明的第一方面，提供了一种串行通信设备，包括：第一发送/接收电路；和至少一个第二发送/接收电路，在传输路径中与第一发送/接收电路相连；并且所述串行通信设备在第一发送/接收电路和第二发送/接收电路之间通过半双工通信进行串行通信，其中，第一发送/接收电路向传输路径输出串行数据信号DATA，根据将输出至第二发送/接收电路的二进制第一传输数据，通过把具有第二电平的第一重叠脉冲重叠于从外部输入的具有第一电平的时钟信号的部分上，生成所述串行数据信号DATA，所述时钟信号为二进制信号，所述第二电平与所述第一电平相反；以及第二发送/接收电路根据将输出至第一发送/接收电路的二进制第二传输数据，把具有第一电平的第二重叠脉冲重叠在从传输路径输入的串行数据信号DATA的部分上；所述部分相应于具有第二电平的时钟信号的持续时间。

作为实施例，第一发送/接收电路包括：第一发送电路，其把第一重叠脉冲重叠在具有第一电平的时钟信号的所述部分上，并且把串行数据信号DATA输出至传输路径；以及第一接收电路，其从串行数据信号DATA中抽取第二重叠脉冲，以抽取第二传输数据。

作为实施例，第二发送/接收电路包括：第二发送电路，其把第二重叠脉冲重叠在相应于具有第二电平的时钟信号的持续时间的串行数据信号DATA的所述部分上，并且把结果信号传输至传输路径；以及第二接收电路，其从于第一发送/接收电路输入的串行数据信号DATA中抽取第一重叠脉冲，以抽取第一传输数据。

较佳的做法是，当从预先确定的开始点起经过时间周期T2时，第一发送电路把具有第二电平和脉冲宽度T1的第一重叠脉冲重叠在具有第一电平和从该开始点开始的脉冲宽度T3的时钟信号的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第一重叠脉冲不存在的情况下，第一发送电路表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及第一发送电路连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3、以及时间周期T2满足T1＜T2＜T3以及(T1+T2)＜T3。

较佳的做法是，当从预先确定的开始点起经过时间周期T2时，第二发送电路把具有第一电平和脉冲宽度T1的第二重叠脉冲重叠在与具有第二电平和从该开始点开始的脉冲宽度T3的时钟信号的持续时间对应的具有第二电 平的串行数据信号DATA的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第二重叠脉冲不存在的情况下，第二发送电路表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及第二发送电路连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3以及时间周期T2满足T1＜T2＜T3以及(T1+T2)＜T3。

作为实施例，第一发送电路包括：第一T2延迟电路，其把时钟信号延迟时间周期T2，并且输出所述延迟的信号；第一T1延迟电路，其把来自第一T2延迟电路的输出信号延迟时间周期T1，并且输出所述延迟的信号；第一重叠脉冲生成电路，其根据来自第一T2延迟电路的输出信号和来自第一T1延迟电路的输出信号，生成具有脉冲宽度T1的第一重叠脉冲；以及第一输出信号生成电路，其根据第一传输数据，把来自第一重叠脉冲生成电路的第一重叠脉冲重叠在时钟信号上，并且依次生成等于一个比特的数据，以生成串行数据信号DATA，并把串行数据信号DATA传输至传输路径。

作为实施例，第一接收电路包括：第一T4延迟电路，其把所接收的串行数据信号DATA延迟等于或大于(T1+T2)的时间周期T4，并且输出所述延迟的信号；第一输入信号延迟电路，其把来自第一T4延迟电路的输出信号延迟预先确定的时间周期，并且输出所述延迟的信号；以及第一数据抽取电路，其从所接收的串行数据信号DATA和来自第一输入信号延迟电路的输出信号中抽取第二传输数据，并且输出所抽取的第二传输数据。

作为实施例，第二接收电路包括：第二T4延迟电路，其把所接收的串行数据信号DATA延迟等于或大于(T1+T2)的时间周期T4，并且输出所述延迟的信号；第二输入信号延迟电路，其把来自第二T4延迟电路的输出信号延迟预先确定的时间周期，并且输出所述延迟的信号；以及第二数据抽取电路，其从所接收的串行数据信号DATA和来自第二输入信号延迟电路的输出信号中抽取第一传输数据，并且输出所抽取的第一传输数据。

作为实施例，第二发送电路包括：第二T2延迟电路，其把所接收的串行数据信号DATA延迟时间周期T2，并且输出所述延迟的信号；第二T1延迟电路，其把来自第二T2延迟电路的输出信号延迟时间周期T1，并且输出所述延迟的信号；第二重叠脉冲生成电路，其根据来自第二T2延迟电路的输出信号和来自第二T1延迟电路的输出信号，生成具有脉冲宽度T1的第二重叠 脉冲；以及第二输出信号生成电路，其根据第二传输数据，把从第二重叠脉冲生成电路输出的第二重叠脉冲重叠在与具有第二电平的时钟信号的持续时间对应的所接收的串行数据信号DATA的部分上，并且依次生成等于一个比特的数据，以生成串行数据信号DATA，并把串行数据信号DATA传输至传输路径。

作为实施例，当串行数据信号DATA处于第二电平时，第一输出信号生成电路把输出端子设置成高阻抗状态。

作为实施例，当下拉(pull-down)电阻下拉传输路径时，第一输出信号生成电路在串行数据信号DATA的下降时间，把下拉电阻短路预先确定的时间周期。

作为实施例，当上拉(pull-up)电阻上拉传输路径时，第一输出信号生成电路在串行数据信号DATA的上升时间，把上拉电阻短路预先确定的时间周期。

作为实施例，当串行数据信号DATA处于第一电平时，第二输出信号生成电路把输出端子设置成高阻抗状态。

作为实施例，当下拉电阻下拉传输路径时，第二输出信号生成电路在串行数据信号DATA的下降时间，把下拉电阻短路预先确定的时间周期。

作为实施例，当上拉电阻上拉传输路径时，第二输出信号生成电路在串行数据信号DATA的上升时间，把上拉电阻短路预先确定的时间周期。

根据本发明的第二方面，提供了一种串行通信设备的串行通信方法，所述串行通信设备包括：第一发送/接收电路；和至少一个第二发送/接收电路，在传输路径中与第一发送/接收电路相连，并且所述串行通信设备在第一发送/接收电路和第二发送/接收电路之间通过半双工通信进行串行通信，所述方法包括下列步骤：根据将输出至第二发送/接收电路的二进制第一传输数据，把具有第二电平的第一重叠脉冲重叠于从外部输入的具有第一电平的时钟信号的部分上；把结果的串行数据信号DATA输出至传输路径，所述时钟信号为二进制信号，所述第二电平与所述第一电平相反；以及根据将输出至第一发送/接收电路的二进制第二传输数据，把具有第一电平的第二重叠脉冲重叠在与具有第二电平的时钟信号的持续时间对应的从传输路径输入的串行数据信号DATA的部分上。

作为实施例，重叠第一重叠脉冲的步骤包括下列步骤：当从预先确定的 开始点起经过时间周期T2时，把具有第二电平和脉冲宽度T1的第一重叠脉冲重叠在具有第一电平和从该开始点开始的脉冲宽度T3的时钟信号的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第一重叠脉冲不存在的情况下，表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3、以及时间周期T2满足T1＜T2＜T3以及(T1+T2)＜T3。

作为实施例，重叠第二重叠脉冲的步骤包括下列步骤：当从预先确定的开始点起经过时间周期T2时，把具有第一电平和脉冲宽度T1的第二重叠脉冲重叠在与具有第二电平和从该开始点开始的脉冲宽度T3的时钟信号的持续时间对应的具有第二电平的串行数据信号DATA的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第二重叠脉冲不存在的情况下，表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3以及时间周期T2满足T1＜T2＜T3以及(T1+T2)＜T3。

根据本发明的第三方面，提供了一种包含串行通信设备的通信系统，所述串行通信设备包括：第一发送/接收电路，连接至宿主设备；至少一个第二发送/接收电路，与能够和宿主设备进行通信的辅设备相应连接，并且所述串行通信设备在第一发送/接收电路和第二发送/接收电路之间通过半双工通信进行串行通信，在传输路径中，所述第一发送/接收电路和所述第二发送/接收电路互相连接，其中，串行通信设备的第一发送/接收电路经由传输路径向第二发送/接收电路输出串行数据信号DATA，根据将从宿主设备传输至辅设备的二进制第一传输数据，通过把具有第二电平的第一重叠脉冲重叠于从宿主设备输入的具有第一电平的时钟信号的部分上，生成所述串行数据信号DATA，所述时钟信号为二进制信号，所述第二电平与所述第一电平相反；以及所述串行通信设备的第二发送/接收电路根据将从相应的辅设备输出至宿主设备的二进制第二传输数据，把具有第一电平的第二重叠脉冲重叠在从第一发送/接收电路传输路径输入的串行数据信号DATA的部分上，所述部分相应于具有第二电平的时钟信号的持续时间。

作为实施例，第一发送/接收电路包括：第一发送电路，其把第一重叠 脉冲重叠在具有第一电平的时钟信号的部分上，并且把串行数据信号DATA输出至传输路径；以及第一接收电路，其从串行数据信号DATA中抽取第二重叠脉冲，以抽取第二传输数据。

作为实施例，第二发送/接收电路包括：第二发送电路，其把第二重叠脉冲重叠在与具有第二电平的时钟信号的持续时间对应的串行数据信号DATA的部分上，并且把结果信号传输至传输路径；以及第二接收电路，其从于第一发送/接收电路输入的串行数据信号DATA中抽取第一重叠脉冲，以抽取第一传输数据。

作为实施例，当从预先确定的开始点起经过时间周期T2时，第一发送电路把具有第二电平和脉冲宽度T1的第一重叠脉冲重叠在具有第一电平和从该开始点开始的脉冲宽度T3的时钟信号的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第一重叠脉冲不存在的情况下，第一发送电路表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及第一发送电路连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3、以及时间周期T2满足T1＜T2＜T3以及(T1+T2)＜T3。

作为实施例，当从预先确定的开始点起经过时间周期T2时，第二发送电路把具有第一电平和脉冲宽度T1的第二重叠脉冲重叠在与具有第二电平和从该开始点开始的脉冲宽度T3的时钟信号的持续时间对应的具有第二电平的串行数据信号DATA的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第二重叠脉冲不存在的情况下，第二发送电路表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及第二发送电路连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3以及时间周期T2满足T1＜T2＜T3以及(T1+T2)＜T3。

根据本发明的串行通信设备、串行通信设备的通信方法以及使用该串行通信设备的通信系统，可以利用较少的电路，在无需用于切换发送操作和接收操作的切换单元的情况下，实现使用一个信道的一导线(one-wire)通信；从而，能够减小设备的尺寸、降低设备的成本，而且还可以把通信线路构造为总线结构。

另外，根据本发明的串行通信设备和使用该串行通信设备的通信系统， 可以锐化(sharp)串行数据信号DATA的波形；从而能够实现高速的操作，防止传输路径中的信号冲突，因此可以防止过度的功耗。

通过以下参照附图所给出的对优选实施例的详细描述，本发明的这些及其它目的、特性以及优点将会变得更加明显。

附图说明

图1是方框图，示意性地说明了根据本发明的实施例的串行通信设备；

图2A～图2E描述了图1中的串行通信设备1的通信协议的时序图；

图3是方框图，示意性地说明了其中辅设备被实施为电池包(batterypackage)的串行通信设备；

图4描述了表示验证处理期间标志F的状态的例子的波形；

图5示例性地描述了主发送/接收电路2的电路图；

图6示例性地描述了辅发送/接收电路SLk的电路图，其它辅发送/接收电路与辅发送/接收电路SLk相同；

图7A～图7E描述了串行通信设备1中通信中波形的例子；

图8A～图8J描述了相应于图5和图6的波形的时序图，说明了主发送电路11传输数据“1”的处理；

图9A～图9J描述了说明主发送电路11传输数据“0”的处理的时序图；

图10A～图10M描述了说明辅发送/接收电路SLk传输数据“1”的处理的时序图；

图11A～图11M描述了说明辅发送/接收电路SLk传输数据“0”的处理的时序图；

图12是方框图，示意性地说明了根据本发明的实施例的串行通信设备的另一个例子；

图13示例性地说明了图12中的主发送/接收电路2的电路图；

图14示例性地说明了图12中的辅发送/接收电路SLk的电路图；

图15A～图15J说明了图13中所示的主发送/接收电路2的操作的时序图；

图16A～图16M说明了图14中所示的辅发送/接收电路SLk的操作的时序图；

图17示例性地说明了一种用于在串行通信中传输串行信号的现有技术 的方法；

图18示例性地说明了另一种用于在串行通信中传输串行信号的现有技术的方法；

图19示例性地说明了另一种用于在串行通信中传输串行信号的现有技术的方法；

图20示例性地说明了另一种用于在串行通信中传输串行信号的现有技术的方法；

图21是方框图，说明了一种用于进行半双工通信的现有技术的串行通信设备。

具体实施方式

以下，参照附图解释本发明的优选实施例。

图1是方框图，示意性地说明了根据本发明的实施例的串行通信设备。

在图1中，串行通信设备1通过半双工操作在宿主设备HC和辅设备SC 1～SCn(其中，n是大于0的整数)之间进行串行通信。串行通信设备1包括主发送/接收电路2和辅发送/接收电路SL1～SLn。

此处，主发送/接收电路2相应于第一发送/接收电路，辅发送/接收电路SL1～SLn相应于第二发送/接收电路。

把主发送/接收电路2连接至宿主设备HC，并且把辅发送/接收电路SL1～SLn分别连接至辅设备SC1～SCn。

把主发送/接收电路2和辅发送/接收电路SL1～SLn与传输串行信号的传输路径4相连。另外，通过下拉电阻5把传输路径4接地。

应该加以注意的是，不仅可以通过信号线路，也可以通过光、超声波或者其它声音、或者射频(RF)波，来形成传输路径4。

辅发送/接收电路SL1～SLn具有相同的配置。以下，把由SLk(k＝1～n)表示的辅发送/接收电路SL1～SLn中的任何一个用作例子。

主发送/接收电路2包括主发送电路11和主接收电路12。辅发送/接收电路SLk包括辅发送电路13和辅接收电路14。

通过传输路径4，连接主发送电路11和主接收电路12、以及辅发送电路13和辅接收电路14。

当把数据从主发送/接收电路2传输至辅发送/接收电路SLk时，主发 送电路11把重叠脉冲重叠在从宿主设备HC输入的时钟信号TCLK的高电平(High)部分上，以写入所希望的数据，从而可生成所希望的串行数据信号DATA。通过传输路径4把串行数据信号DATA从主发送电路11传输至辅发送/接收电路SLk。

辅接收电路14从通过传输路径4输入的串行数据信号DATA中抽取数据。

另一方面，当把数据从辅发送/接收电路SLk传输至主发送/接收电路2时，辅发送/接收电路SLk通过传输路径4把数据写至从主发送/接收电路2输入的串行数据信号DATA。把辅发送电路13和辅接收电路14互相连接，而且，辅发送电路13把重叠脉冲重叠在从传输路径4输入的串行数据信号DATA的低电平(Low)部分上，以写入所希望的数据，然后，通过传输路径4把如此获得的串行数据信号DATA传输至主发送/接收电路2。

主接收电路12从通过传输路径4输入的串行数据信号DATA抽取数据。

例如，在移动蜂窝电话中，辅设备SC1～SCn用作：安装在电池包中的温度传感器、用于指示电池BAT的剩余能量的电池检查器、用于识别电池包的类型的电池识别器。把辅设备，诸如温度传感器和电池检查器，连接至内置于电池包中的电池BAT。

图2A～图2E示出了描述图1中所示的串行通信设备1所使用的通信协议的时序图。

如图2A～图2E中所示，宿主设备HC使用串行通信设备1，以在一定周期上把高电平信号传输至辅设备SC1～SCn，即，宿主设备HC执行报头(preamble)通信。

连续地接收高电平信号，则辅设备SC1～SCn中的每一个识别出正在从宿主设备HC传输报头，并且开始报头准备周期。在这一状态下，例如，在宿主设备HC以低电平传输一个时钟脉冲之后，宿主设备HC传输辅设备SC1的特征ID。在报头之后，辅设备SC1～SCn中的每一个首先接收处于低电平的一个时钟脉冲，接下来接收该ID，然后判断所接收的ID是否与其自己的ID一致。

假设辅设备SC1断定所接收的ID与其自己的ID一致，而且其它辅设备断定所接收的ID与它们自己的ID不一致。当辅设备SC1断定宿主设备HC所发布的ID与其自己的ID一致时，辅设备SC1传输确认信号ACK，以把判 断结果通知宿主设备HC。当宿主设备HC确认在由一导线形成的传输路径4上传输了确认信号ACK时，宿主设备HC断定辅设备SC1处于传输路径4上，而且辅设备SC1处于能够进行正常通信的状态。根据这一判断结果，宿主设备HC发布执行辅设备SC1中的操作的命令。

当接收到该命令时，辅设备SC1执行该命令。当需要向宿主设备HC发回命令执行的结果时，辅设备SC1把命令执行的结果发回宿主设备HC。

例如，当该命令为读取指定地址的寄存器的读命令时，作为命令执行的结果，辅设备SC1把寄存器中的数据发回宿主设备HC。

在宿主设备HC确认了所接收的数据之后，一个处理周期完成。

如果宿主设备HC继续与同一辅设备或其它辅设备进行通信，则开始针对下一通信操作的报头通信。

频繁地使用该一导线总线通信，因为其能够减少设备的端子的数目，从而可以降低成本。因此，如果使用通用元件构造辅设备的电路，可以通过大规模生产降低成本。

然而，使用通用元件构造辅设备的电路，例如，当在不同的系统中使用辅设备SC1和辅设备SC2时，系统所要求的辅设备SC1和辅设备SC2的报头周期可能不同。

在这一方式中，为了使辅设备具有通用性，并且在不同的系统中使用共同的方法，在本实施例中，不固定报头周期，并且在一定周期上连续地传输同一信号，以创建有保证的(guaranteed)报头状态。

例如，在这一方式下，当辅设备SC1在32时钟脉冲周期上处于报头状态，则辅设备SC2需要20时钟脉冲周期上的报头状态，而且其它辅设备SC3～SCn也需要20时钟脉冲周期上的报头状态，如果创建了32时钟脉冲周期上的报头状态，则所有辅设备均处于有保证的报头状态。接下来，传输低电平脉冲，所有辅设备SC1～SCn可以同时转向ID检测周期。

在一导线总线通信中，如果事先知道连接至一导线总线的辅设备，则可以尝试以下的方法，即，在报头通信之后，发布选择所指定的辅设备的ID，并且立即发布命令。该方法具有节省通信时间的优点，但不适合如下情况，即一导线总线对外部开放，而且未指定数目的设备作为系统设备任选地连接至该总线。当未指定数目的设备连接至该总线时，宿主设备HC必需首先确认将加以访问的辅设备。

因此，在报头通信之后，以及在宿主设备HC发布了ID之后，被识别的辅设备向宿主设备HC传输确认信号ACK；从而，宿主设备HC可以确定辅设备连接至一导线总线。如果辅设备作为系统设备连接至一导线总线，则能够使用辅设备在系统上进行操作。如果无确认信号ACK发回，则宿主设备HC可以确认辅设备未连接至一导线总线，而且系统正在进行无辅设备的操作。当把辅设备仅作为选项加以使用时，这一方案是有用的。

当使用一导线总线传输时钟信号和数据信号时，如果辅设备出现故障，则必需复位辅设备。然而，即使使用数据复位辅设备，当辅设备出现故障时，也无法进行数据通信。为了避免这样的问题，则辅设备被配置为：如果在一定周期上连续地接收到同一信号，则辅设备把辅设备的内部状态强行设置为初始值，即，辅设备进行复位。

在这一方式下，如果在系统的初始状态下被识别的辅设备在操作期间不再能够发回确认信号ACK，则该辅设备中可能已出现了某种故障；例如，宿主设备HC连续128次发送高电平信号，以把连接至一导线总线的所有辅设备初始化为所建立的报头接收准备的状态。在这一方式下，一导线系统能够进行稳定的操作。

以下，将解释一导线通信期间所执行的应用。

图3是方框图，示意性地说明了辅设备被实施为电池包的串行通信设备。在图3中，假设n等于3。

在图3中，假设辅设备SC3具有验证ID功能。辅设备SC1是检查和指示电池BAT的剩余能量的电池检查器，辅设备SC2是检测电池BAT的温度的温度传感器。假设宿主设备HC首先与作为辅设备SC3的、具有验证ID功能的设备进行通信。在这一情况下，在报头之后，把等于3的ID输入辅设备SC3。当辅设备SC3断定报头之后的这一ID指向辅设备SC3时，则辅设备SC3在一导线的传输路径4上发送确认信号ACK。与此同时，由于该报头之后的ID不指向辅设备SC1和辅设备SC2，所以辅设备SC1和辅设备SC2不发回确认信号ACK。

当宿主设备HC确认从辅设备SC3发回了确认信号ACK时，宿主设备HC可以断定验证ID设备处于辅设备SC3中，而且宿主设备HC开始与该验证ID设备进行通信。宿主设备HC通过主发送/接收电路2、传输路径4以及辅发送/接收电路SL3向辅设备SC3的验证ID设备发送指定的代码。

当从宿主设备HC接收到指定的代码时，辅设备SC3的验证ID设备对代码进行加密，并且把加密的代码发回宿主设备HC。

主发送/接收电路2把从辅设备SC3接收的加密后的代码发送至宿主设备HC。

宿主设备HC对加密的代码进行解密，从而宿主设备HC可以验证电池包中的验证ID设备是预先确定的设备。

当从辅设备SC1报告了电池的剩余能量或者从辅设备SC2报告了温度时，使用相同的协议使能通信。

通过使用一导线的传输路径4进行任何辅设备SCk的验证。当接收到从宿主设备HC输入的时钟信号TCLK时，主发送/接收电路2检测时钟操作的开始，以自动开始验证处理。宿主设备HC通过串行通信设备1向辅设备SCk发送指定的信号，辅设备SCk根据指定的信号创建加密密钥，然后通过串行通信设备1把该加密密钥发回宿主设备HC。

图4描述了表示验证处理期间标志F的状态的例子的波形。

如图4中所示，宿主设备HC对从辅设备SCk所发送的信号进行解密，而且当验证结果一致时，宿主设备HC把内部标志F设置为高电平，停止提供时钟信号TCLK，并且复位主发送/接收电路2；然后完成验证序列。

当希望执行下一验证序列时，一旦宿主设备HC提供了时钟信号TCLK，则自动启动验证处理。

另一方面，宿主设备HC对从辅设备SCk发送的信号进行解密，而且当验证结果不一致时，宿主设备HC不把内部标志F设置成高电平，并且在指定的时间周期过后，由于验证失败，宿主设备HC停止提供时钟信号TCLK。即使在这种情况下，宿主设备HC也复位主发送/接收电路2，而且当检测到验证操作的启动时，宿主设备HC再次执行辅设备的验证操作。

图5示例性地描述了主发送/接收电路2的电路图。

在图5中，数据信号DHo和时钟信号TCLK从宿主设备HC输出，并且被输入至主发送电路11。根据数据信号DHo，主发送电路11生成串行数据信号DATA，并且把该串行数据信号DATA输出至传输路径4。例如，时钟信号TCLK具有两倍于数据信号DHo的输出定时的频率，并且与数据信号DHo同步。

主发送电路11包括：T2延迟电路21，其把时钟信号TCLK延迟时间周 期T2，并且输出所延迟的信号；T1延迟电路22，其把来自T2延迟电路21的输出信号S1延迟时间周期T1，并且输出所延迟的信号；脉冲生成电路23，其根据来自T2延迟电路21的输出信号S1和来自T1延迟电路22的输出信号S2生成脉冲信号S3；以及输出信号生成电路24，其根据数据信号DHo、来自脉冲生成电路23的脉冲信号S3以及时钟信号TCLK，生成相应于数据信号DHo的串行数据信号DATA，然后把串行数据信号DATA传输至传输路径4。

此处，主发送电路11、T2延迟电路21、T1延迟电路22、脉冲生成电路23以及输出信号生成电路24，分别相应于第一发送电路、第一T2延迟电路、第一T1延迟电路、第一重叠脉冲生成电路以及第一输出信号生成电路。

T2延迟电路21包括缓冲器30。时钟信号TCLK被输入缓冲器30的输入端子，缓冲器30把输入的时钟信号TCLK延迟时间周期T2，然后把所得到的信号S1输出至T1延迟电路22和脉冲生成电路23。时间周期T2由缓冲器30的阈电压确定。

T1延迟电路22包括串联连接的缓冲器31和反相器(inverter)32。缓冲器31和反相器32把来自T2延迟电路21的输出信号S1延迟时间周期T1，对信号电平反相，并且把所获得的信号S2输出至脉冲生成电路23。

脉冲生成电路23包括AND(与)电路33。把来自T2延迟电路21的输出信号S1输入至AND电路33的一个输入端子，把来自T1延迟电路22的输出信号S2输入至AND电路33的另一输入端子。从AND电路33的输出端子输出脉冲信号S3，其用于在从输入时钟信号TCLK的上升时间起经过时间周期T2时的位置，生成具有低电平和脉冲宽度T1的重叠脉冲。

输出信号生成电路24包括：具有3个输入端子的AND电路34、ExNOR(异NOR(或非))电路35、OR(或)电路36、PMOS晶体管37、NMOS晶体管38、AND电路39、缓冲器40、41以及反相器42。

把来自宿主设备的数据信号DHo、来自AND电路33的脉冲信号S3以及来自主接收电路12的信号S4分别输入至AND电路34的3个输入端子。

把时钟信号TCLK输入至ExNOR电路35的一个输入端子，并且把来自AND电路34的输出信号S5输入至ExNOR电路35的另一输入端子，ExNOR电路35向PMOS晶体管37的栅极输出信号S6。

时钟信号TCLK由反相器42反相，然后被输入至AND电路39的一个 输入端子，时钟信号TCLK由缓冲器40、41延迟，然后被输入至AND电路39的另一输入端子。

把来自AND电路39的输出信号S8输入至OR电路36的一个输入端子，并且把来自AND电路34的输出信号S5输入至OR电路36的另一输入端子。

把来自OR电路36的输出信号S7输入至NMOS晶体管38的栅极，把PMOS晶体管37和NMOS晶体管38串联在电源电压Vdd和地之间，把传输路径4连接至PMOS晶体管37和NMOS晶体管38的连接部分。

在图5中，主接收电路12从通过传输路径4输入的串行数据信号DATA中抽取输入数据信号DHi，并且将所抽取的信号作为输入数据信号DHi，输出至宿主设备HC。

主接收电路12包括：缓冲器41，其放大串行数据信号DATA，并且输出该放大的信号；T4延迟电路42，其把来自缓冲器41的输出信号S11延迟时间周期T4，然后对信号电平反相，并且输出作为结果的信号；输入信号延迟电路43，其把来自T4延迟电路42的输出信号S4延迟预先确定的时间周期，并且输出所获得的信号；数据抽取电路44，其从缓冲器41的输出信号S11中抽取数据信号，并且将该数据信号作为输入数据信号DHi输出至宿主设备HC；以及初始化电路45，其初始化数据抽取电路44。

此处，主接收电路12、T4延迟电路42、输入信号延迟电路43以及数据抽取单元44分别相应于第一接收电路、第一T4延迟电路、第一输入信号延迟电路以及第一数据抽取电路。

T4延迟电路42包括：电阻器51、电容器(condenser)52以及反相器53。电容器52连接在电阻器51的一端和地之间，电阻器51的另一端连接至从其发布输出信号S11的缓冲器41的输出端子。反相器53的输入端子连接至电阻器51和电容器52的连接部分。来自电阻器51和电容器52的连接部分的信号表示为S12。

输入信号延迟电路43包括串联连接的缓冲器54和缓冲器55。来自T4延迟电路42的输出信号S4输入至缓冲器54的输入端子，并且从缓冲器55的输出端子输出延迟的信号S13。

数据抽取单元44包括反相器56和D触发器57、58。反相器56反相信号S11，并且把所反相的信号S11输入至D触发器57的时钟信号输入端子CK。在D触发器57中，把反相的输出端子QB连接至数据输入端子D，并 且这一连接端子连接至D触发器58的数据输入端子D。在D触发器58中，把来自输入信号延迟电路43的输出信号S13输入至时钟信号输入端子CK，并且把输入数据信号DHi从输出端子Q输出至宿主设备HC。来自初始化电路45的输出信号S14输入至D触发器57的复位信号输入端子R，以及来自宿主设备HC的加电(power-on)复位信号RES1输入至D触发器58的复位信号输入端子R。

初始化电路45包括反相器59、OR电路60以及AND电路61。

输出信号S13由反相器59反相，然后被输入至OR电路60的一个输入端子，并且输出信号S4被输入至OR电路60的另一输入端子。

来自OR电路60的输出信号被输入至AND电路61的一个输入端子，以及来自宿主设备HC的加电复位信号RES1被输入至AND电路61的另一输入端子。AND电路61的输出端子连接至D触发器57的复位信号输入端子R。

图6示例性地描述了辅发送/接收电路SLk的电路图。其它辅发送/接收电路与辅发送/接收电路SLk相同。

在图6中，来自辅设备SCk的输出数据信号DSo输入至辅发送电路13，并且相应于输出数据信号DSo的串行数据信号DATA被生成，并且被输出至传输路径4。

辅发送电路13包括：T2延迟电路71，其把串行数据信号DATA延迟时间周期T2，并且输出所获得的信号；T1延迟电路72，其把来自T2延迟电路71的输出信号S21延迟时间周期T1，并且输出所获得的信号；脉冲生成电路73，其根据来自T2延迟电路71的输出信号S21和来自T1延迟电路72的输出信号S22，生成脉冲信号S23；以及输出信号生成电路74，其根据输出数据信号Dso、来自脉冲生成电路73的输出信号S23，生成相应于输出数据信号DSo的串行数据信号DATA，并且输出串行数据信号DATA。

此处，辅发送电路13、T2延迟电路71、T1延迟电路72、脉冲生成电路73以及输出信号生成电路74，分别相应于第二发送电路、第二T2延迟电路、第二T1延迟电路、第二脉冲生成电路以及第二输出信号生成电路。

T2延迟电路71包括串联连接的缓冲器81和缓冲器82。串行数据信号DATA被输入至缓冲器82的输入端子。缓冲器81把输入的串行数据信号DATA延迟时间周期T2，并且输出所获得的信号S21。

T1延迟电路72包括串联连接的缓冲器83和反相器84。缓冲器83和反 相器84把来自T2延迟电路71的输出信号S21延迟时间周期T1，反相信号电平，并且把所获得的信号S22输出至脉冲生成电路73。

脉冲生成电路73包括NOR电路85。把来自T2延迟电路71的输出信号S21输入至NOR电路85的一个输入端子，并且把来自T1延迟电路72的输出信号S22输入至NOR电路85的另一输入端子。从NOR电路85的输出端子输出脉冲信号S23，其用于在从串行数据信号DATA的下降时间起经过时间周期T2时的位置，生成具有高电平和脉冲宽度TI的重叠脉冲。

输出信号生成电路74包括：具有3个输入端子的AND电路86；反相器87、95；缓冲器88～91、94；PMOS晶体管92；NMOS晶体管93；以及D触发器96。

把与来自辅设备SCk的输出数据信号DSo对应的信号S25、来自NOR电路85的信号S23、以及来自辅接收电路14的信号S32分别输入至AND电路86的3个输入端子。

由反相器87反相来自AND电路86的输出信号S24，并且把所反相的信号S27输入至PMOS晶体管92的栅极。另外，由串联的缓冲器88～91延迟来自AND电路86的输出信号S24，并且把所延迟的信号S28输入至NMOS晶体管93的栅极。

把PMOS晶体管92和NMOS晶体管93串联在电源电压Vdd和地之间，并且把传输路径4连接至PMOS晶体管92和NMOS晶体管93的连接部分。

通过串联连接的缓冲器94和反相器95，把信号S28输入至D触发器96的复位信号输入端子R。

在D触发器96中，把来自辅设备SCk的输出数据信号DSo输入至数据输入端子D，把来自T2延迟电路71的输出信号S21输入至时钟信号输入端子CK。D触发器96把来自输出端子Q的信号S25输出至相应于AND电路86的输入端子。

接下来，在图6中，辅接收电路14从通过传输路径4输入的串行数据信号DATA中抽取数据，并且把所抽取的信号作为输入的数据信号DSi输出至辅设备SCk。

在图6中，辅接收电路14包括：T4延迟电路101，其把串行数据信号DATA延迟时间周期T4，并且输出结果信号；输入信号延迟电路102，其把来自T4延迟电路101的输出信号S32延迟预先确定的时间周期，并且输出所 获得的信号；数据抽取电路103，其从T2延迟电路71的输出信号S21抽取数据信号，并且把该数据信号作为输入的数据信号DSi输出至辅设备SCk；以及初始化电路104，其初始化数据抽取电路103。

此处，T4延迟电路101、输入信号延迟电路102以及数据抽取电路103分别相应于第二T4延迟电路、第二输入信号延迟电路以及第二数据抽取电路。

T4延迟电路101包括电阻器111、电容器112以及反相器113。把电容器112连接在电阻器111的一端和地之间，并且把串行数据信号DATA输入至电阻器111的另一端。把缓冲器113的输入端子连接至电阻器111和电容器112的连接部分。把来自电阻器111和电容器112的连接部分的信号表示为S31。

输入信号延迟电路102包括串联连接的缓冲器114和缓冲器115。把来自T4延迟电路101的输出信号S32输入至缓冲器114的输入端子，以及把所延迟的信号S33从缓冲器115的输出端子输出。

数据抽取电路103包括D触发器116和D触发器117。在D触发器116中，把来自T2延迟电路71的输出信号S21输入至时钟信号输入端子CK，把反相的输出端子QB连接至数据输入端子D，以及把载有信号S35的这一连接部分连接至D触发器117的数据输入端子D。

在D触发器117中，把来自输入信号延迟电路102的输出信号S33输入至时钟信号输入端子CK，而且输出端子把输入的数据信号DSi输出至辅设备SCk。把来自初始化电路104的输出信号S34输入至D触发器116的复位信号输入端子R，并且把来自未示出的加电复位电路的加电复位信号RES1输入至D触发器117的复位信号输入端子R。

初始化电路104包括反相器118、OR电路119、以及AND电路120。

输出信号S33由反相器118反相，然后被输入至OR电路119的一个输入端子，并且把来自T4延迟电路101的输出信号S32输入至OR电路119的另一输入端子。

把来自OR电路119的输出信号输入至AND电路120的一个输入端子，并且把加电复位信号RES2输入至AND电路120的另一输入端子。把AND电路120的输出端子连接至D触发器116的复位信号输入端子R。

以下，将描述具有以上配置的串行通信设备1的通信方法。

在串行通信设备1中，把重叠脉冲信号重叠在时钟信号TCLK上，并且根据重叠脉冲信号的存在或不存在来表示信号数据的值。

图7A～图7E描述了串行通信设备1中通信的波形的例子。

一导线通信中的信号通信包括：从主发送/接收电路2提供时钟信号TCLK；把数据从主发送/接收电路2传送至辅发送/接收电路SLk；以及把数据从辅发送/接收电路SLk传送至主发送/接收电路2。

在串行通信设备1中，主发送/接收电路2或辅发送/接收电路SLk把数据信号插入从宿主设备HC所提供的时钟信号TCLK，以进行通信。

当把数据从主发送/接收电路2传输至辅发送/接收电路SLk时，使用时钟信号TCLK的高电平(High)部分。当把数据从辅发送/接收电路SLk传输至主发送/接收电路2时，使用时钟信号TCLK的低电平(Low)部分。

当主发送/接收电路2把数据“1”传输至辅发送/接收电路SLk时，在时钟信号TCLK处于高电平的情况下，在从时钟信号TCLK的上升时间起经过时间周期T2时，把具有脉冲宽度T1的低电平重叠脉冲插入时钟信号TCLK。

当主发送/接收电路2把数据“0”传输至辅发送/接收电路SLk时，当时钟信号TCLK处于高电平时，不把低电平重叠脉冲插入时钟信号TCLK。

类似地，当辅发送/接收电路SLk把数据“1”传输至主发送/接收电路2时，在时钟信号TCLK处于低电平的情况下，在从时钟信号TCLK的下降时间起经过时间周期T2时，把具有脉冲宽度T1的高电平重叠脉冲插入时钟信号TCLK。

当辅发送/接收电路SLk把数据“0”传输至主发送/接收电路2时，当时钟信号TCLK处于低电平时，不把高电平重叠脉冲插入时钟信号TCLK。

此处，时间T1、T2、T3以及T4满足

T1＜T2＜T4＜T3，以及(T1+T2)≤T4＜T3。

在这一方式下，串行通信设备1能够通过传输路径4传输数据。

主发送/接收电路2和辅发送/接收电路SLk把信号输出至由一个信号线路形成的传输路径4。如果主发送/接收电路2和辅发送/接收电路SLk同时把信号输出至传输路径4，则相应的电流过大，这可能导致设备出现故 障。

为了避免这样的问题，当主发送/接收电路2向传输路径4输出信号时，把辅发送/接收电路SLk的输出端子恒定地设置为处于高阻抗状态，以使辅发送/接收电路SLk不向传输路径4输出信号。与此同时，当辅发送/接收电路SLk向传输路径4输出信号时，把主发送/接收电路2的输出端子恒定地设置为处于高阻抗状态，以使主发送/接收电路2不向传输路径4输出信号。

此处，由下拉电阻5下拉传输路径4。当时钟信号TCLK处于高电平时，主发送/接收电路2总是输出信号。当主发送/接收电路2把数据“1”传输至辅发送/接收电路SLk时，即在时钟信号TCLK处于高电平的情况下插入低电平重叠脉冲时，由于主发送/接收电路2把低电平重叠脉冲插入时钟信号TCLK的高电平部分，所以主发送/接收电路2恒定地驱动传输路径4(即，主发送/接收电路2向传输路径4输出信号)；因此，主发送/接收电路2和辅发送/接收电路SLk不同时驱动传输路径4(即，向传输路径4输出信号)。

另外，当主发送/接收电路2把数据“1”传输至辅发送/接收电路SLk时，下拉电阻5下拉传输路径4，而且主发送/接收电路2不驱动传输路径4。因此，即使当辅发送/接收电路SLk把高电平重叠脉冲插入时钟信号TCLK的低电平部分，主发送/接收电路2和辅发送/接收电路SLk也不同时驱动传输路径4。

当主发送/接收电路2把低电平重叠脉冲插入时钟信号TCLK的高电平部分时，由于恒定地驱动传输路径4，所以可能急剧地改变传输路径4的状态。

然而，当把主发送/接收电路2的输出端子恒定地设置为处于高阻抗状态，并且试图仅通过下拉电阻5把传输路径4设置成低电平时，如果下拉电阻5不充分地小，则上升时间变得平滑。与此同时，如果下拉电阻5太小，则当主发送/接收电路2把传输路径4设置成高电平时，电流流过下拉电阻5，从而增大了功耗。

为了避免这一问题，当传输路径4处于低电平时，主发送/接收电路2把NMOS晶体管38导通短时间周期，以把传输路径4设置为低电平；从而可获得尖锐的波形。

类似地，当辅发送/接收电路SLk把高电平重叠脉冲插入时钟信号TCLK 的低电平部分中时，尽管使传输路径4快速地转变为高电平很容易，仅通过截止PMOS晶体管92，由于仅由因下拉电阻5引起的电流泄漏而影响传输路径4上的信号电平的下降时间，因此下降时间变得平滑。

为避免这一问题，当辅发送/接收电路SLk截止PMOS晶体管92时，把NMOS晶体管93导通短的时间周期。从而能够生成尖锐波形，并且能够执行高速操作。另外，还能够增大下拉电阻5的值，并且能够降低传输路径4上过多的电流消耗。

在图5中，当主发送/接收电路2把数据“1”传输至辅发送/接收电路SLk时，把数据信号DHo设置成高电平。在这一状态下，如果时钟信号TCLK处于低电平，则信号S5相应地处于低电平。由于在这一状态下输入了时钟信号TCLK，以及在时钟信号TCLK的上升时间ExNOR电路35的输入端子变为{1，0}，因此信号S6变为低电平，PMOS晶体管37导通，而且串行数据信号DATA变为高电平。

此后，由缓冲器30把时钟信号TCLK延迟时间周期T2，产生高电平信号S1。根据信号S1和信号S2，其中由缓冲器31和反相器32把信号S1延迟时间周期T1，AND电路33生成重叠脉冲，该重叠脉冲具有脉冲宽度T1。该重叠脉冲在AND电路34中传播，而且在该重叠脉冲的周期内，PMOS晶体管37截止，NMOS晶体管38导通。因此，当时钟信号TCLK处于高电平时，把低电平重叠脉冲插入串行数据信号DATA中。

接下来，当主发送/接收电路2把数据“0”传输至辅发送/接收电路SLk时，数据信号DHo恒定在低电平上；因此，把来自AND电路34的信号S5固定在低电平上，而且在串行数据信号DATA中，当时钟信号TCLK处于高电平时，不存在所生成的低电平重叠脉冲。

当时钟信号TCLK变为低电平时，由于截止了PMOS晶体管37，因此串行数据信号DATA因下拉电阻5而缓慢下降。在信号传输期间，要求辅发送/接收电路SLk在从时钟信号TCLK的下降时间起的指定时间周期内生成脉冲。然而，如果时钟信号TCLK的下降沿是平滑的，则有时辅发送/接收电路SLk可能不能够生成脉冲；因此，要求时钟信号TCLK的下降沿变得尖锐。

AND电路39、缓冲器40、41、以及反相器42构成了用于在时钟信号TCLK的下降时间生成脉冲的电路。当时钟信号TCLK下降时，把高电平脉冲信号输出至OR电路36。

当从AND电路39接收到高电平脉冲信号时，在脉冲的高电平周期内，OR电路36导通NMOS晶体管38。因此，传输路径4快速地下降至低电平，而且在从主发送/接收电路2输出的串行数据信号DATA中，上升沿和下降沿均尖锐。

以下，描述从辅发送/接收电路SLk进行的数据传输。

主发送/接收电路2通过传输路径4向图6中所示的辅发送/接收电路SLk提供串行数据信号DATA。

串行数据信号DATA由T2延迟电路71的缓冲器81、82延迟时间周期T2，并且被作为信号S21加以输出。

由缓冲器83和反相器84把信号S21进一步加以延迟，并且将其反相，然后在从时钟信号TCLK的下降时间起经过时间周期T2时，NOR电路85把信号S23作为具有脉冲宽度T1的重叠脉冲加以输出。把信号S23输入至AND电路86的相应的输入端子。

在输入至D触发器96的时钟信号输入端子CK的信号S21的上升时间，把来自辅设备SCk的输出数据信号DSo锁存一段时间。T4延迟电路101的电阻器111、电容器112以及反相器113把从传输路径4输入的时钟信号TCLK延迟时间周期T4，并且生成信号S32。也把信号S32输入至AND电路86的相应的输入端子。

在当从时钟信号TCLK的下降时间起经过时间周期T2时把来自NOR电路85的具有脉冲宽度T1的重叠脉冲输入至AND电路86的情况下，以及当输出数据信号DSo处于高电平，并且处于从时钟信号TCLK的下降时间起的时间周期T4内时，AND电路86把来自NOR电路85的信号S23作为信号S24加以输出。一旦生成了信号S24，PMOS晶体管92导通，而且PMOS晶体管92把传输路径4驱动为高电平。当信号S24在经过时间T1之后开始下降时，PMOS晶体管92截止，而且传输路径4处于高阻抗状态，因此，由于下拉电阻5，信号S24的电平缓慢下降至低电平。

然而，这一机制并不适合于高速操作。因此，来自AND电路86的信号S24由缓冲器88～91加以延迟，并且被输入至NMOS晶体管93的栅极。在截止了PMOS晶体管92之后，缓冲器88～91所延迟的信号S28导通NMOS晶体管93，从而导致传输路径4快速下降至低电平。由于信号S28是脉冲信号，所以在传输路径4处于低电平之后，NMOS晶体管93截止，并且变成高 阻抗状态，但下拉电阻5把传输路径4固定为低电平。

接下来，描述辅发送/接收电路SLk接收从主发送/接收电路2所传输的信号的处理。

当主发送电路11把串行数据信号DATA输出至传输路径4时，辅接收电路14使用T2延迟电路71延迟从传输路径4所传输的串行数据信号DATA，并且生成信号S21。把来自T2延迟电路71的输出信号S21输入至D触发器96的时钟信号输入端子CK。

当主发送电路11把代表“1”的串行数据信号DATA输出至传输路径4时，在串行数据信号DATA的上升时间之后，插入窄低电平重叠脉冲；从而串行数据信号DATA的上升沿和具有T1的脉冲宽度的低电平重叠脉冲的上升沿均可获得。

由于D触发器96被配置为在输入至时钟信号输入端子CK的信号的上升时间反相输出信号，因此如果D触发器96两次接收到输入至时钟信号输入端子CK的信号的上升沿，则该输出信号被反相两次，并被返回到原始电平状态。

来自该传输路径的串行数据信号DATA由T4延迟电路101延迟时间周期T4，并由输入信号延迟电路102进一步延迟，并且被输入至D触发器117的时钟信号输入端子CK。

输入至D触发器117的数据输入端子D的信号，是来自D触发器116的反相的输出信号，而且来自D触发器116的反相的输出信号处于低电平，换句话说，当两次检测到输入至D触发器116的时钟信号输入端子CK的信号S21的上升沿时，响应该信号接收，输出高电平数据输入信号DSi。

当主发送电路11不向传输路径4输出重叠脉冲时，即，当主发送电路11向传输路径4输出代表“0”的串行数据信号DATA时，由于仅一次把信号电平的上升沿提供至D触发器116的时钟信号输入端子CK，所以来自D触发器116的反相的输出信号处于低电平。因此，D触发器117在低电平输出数据输入信号DSi。由于D触发器116是反复电路(toggle)，所以一旦反相了反相的输出信号的信号电平的初始状态，则也反相了所有随后的数据输入信号DSi。为了避免这样的危险，在把数据提供至D触发器117之后，初始化电路104持续地复位D触发器116，以对初始状态进行补偿。

串行数据信号DATA由T4延迟电路101延迟时间周期T4，并且输出信 号S32。信号S32由输入信号延迟电路102进一步延迟，并变为信号S33。信号S33输入至D触发器117的时钟信号输入端子CK，并用于传送来自D触发器116的输出信号。

另外，初始化电路104根据信号S33生成复位脉冲信号S34，并且把复位脉冲信号S34输入至D触发器116的复位信号输入端子R。因此，在把数据传送至D触发器117之后，初始化电路104复位D触发器116，以维持初始状态。

图8A～图8J描述了相应于图5和图6中的波形的时序图，说明了主发送电路11传输数据“1”的处理。

如图8A～图8J中所说明的，由于来自初始化电路104的复位脉冲信号S34，来自D触发器116的反相的输出信号S35最初处于高电平。

当串行数据信号DATA通过T2延迟电路71时，生成输入至D触发器116的时钟信号输入端子CK的信号S21。因此，在串行数据信号DATA的信号电平的上升时间反相了来自D触发器116的反相的输出信号S35。当数据“1”包含在串行数据信号DATA中时，在从串行数据信号DATA的上升时间起经过时间周期T2时，插入具有脉冲宽度T1的重叠脉冲。

为此，在重叠脉冲的上升时间再次反相来自D触发器116的反相的输出信号S35，从而来自D触发器116的反相的输出信号S35返回到高电平。

此后，在信号S33的上升时间，所述信号S33在串行数据信号DATA的上升时间被延迟，D触发器117锁存来自D触发器116的反相的输出信号S35，以传播来自主发送电路11的数据“1”。

图9A～图9J描述了主发送电路11传输数据“0”的处理的时序图。

如图9A～图9J中所示，当主发送电路11传输数据“0”时，在串行数据信号DATA处于高电平的情况下不插入低电平重叠脉冲。因此，来自D触发器116的反相的输出信号S35在串行数据信号DATA的信号电平的上升时间被反相，并且变为低电平。在这一状态下，在信号S33的上升时间，其中所述信号S33在延迟了串行数据信号DATA之后生成，D触发器117锁存信号S35的低电平，以传播来自主发送电路11的数据“0”。

在这一状态下，如果通过处于低电平的来自D触发器116的反相的输出信号S35来接收下一串行数据信号DATA的上升沿，则不能正确传播来自主发送电路11的数据。因此，在D触发器117锁存了信号S35的低电平之后， 生成复位信号S34，并且来自D触发器116的反相的输出信号S35复位为初始高电平。这样做，在每一循环中，可以正确地传播来自主发送电路11的串行数据信号DATA。

以下，描述主发送/接收电路2接收从辅发送/接收电路SLk传输的信号的处理。

当辅发送/接收电路SLk向主发送/接收电路2传输数据时，把来自主发送/接收电路2的串行数据信号DATA用作时钟信号。在检测到与时钟信号TCLK的下降沿对应的串行数据信号DATA的下降沿之后，生成高电平脉冲。

图10A～图10M描述了示出辅发送/接收电路SLk传输数据“1”的处理的时序图。

如图10A～图10M中所示，当辅发送/接收电路SLk向主发送/接收电路2传输数据“1”时，在时钟信号TCLK处于低电平的情况下插入高电平重叠脉冲。

图11A～图11M描述了说明辅发送/接收电路SLk传输数据“0”的处理的时序图。

如图11A～图11M中所示，当辅发送/接收电路SLk向主发送/接收电路2传输数据“0”时，当串行数据信号DATA处于低电平时插入高电平重叠脉冲，其中，串行数据信号DATA所处的低电平相应于时钟信号TCLK的低电平。

当辅发送/接收电路SLk向主发送/接收电路2传输数据时，当传输路径4处于低电平时插入高电平重叠脉冲。然而，在这一状态下，由于主发送/接收电路2不驱动传输路径4，换句话说，传输路径4处于高阻抗状态，其中，PMOS晶体管37和NMOS晶体管38均截止，因此未出现数据冲突。

在图10中，在串行数据信号DATA的上升时间，在D触发器96中锁存输出数据信号DSo。这旨在防止当把重叠脉冲插入辅发送/接收电路SLk中的串行数据信号DATA时，辅发送/接收电路SLk通过把重叠脉冲的下降沿用作触发脉冲(trigger)，再次错误地启动脉冲传输。

当输出数据信号DSo处于高电平时，在串行数据信号DATA的上升时间，在D触发器96中锁存高电平信号，而且D触发器96的输出信号S25转为高电平。在从串行数据信号DATA的下降时间起经过时间周期T2时，把具有脉 冲宽度T1的重叠脉冲从NOR电路85输出。

把与来自辅设备SCk的输出数据信号Dso对应的信号S25、从NOR电路85输出的重叠脉冲信号S23、以及通过把串行数据信号DATA延迟时间T4所获得的信号S32输入至AND电路86的相应的输入端子。

当串行数据信号DATA下降至低电平时，如果D触发器96的信号S25处于低电平，则PMOS晶体管37导通，并且把高电平脉冲输出至传输路径4。在时间周期T1之后，这一脉冲下降为低电平，而且尽管截止了PMOS晶体管37，但由于下拉电阻5，传输路径4上的电压缓慢下降。然而，这一状况阻止了传输速度的增大，并且可能导致设备故障。

为了避免这一问题，当辅发送电路13截止PMOS晶体管92时，NMOS晶体管93被导通短时间周期。因此，能够在传输路径4上生成具有尖锐下降沿的信号。把通过由缓冲器88～91延迟来自AND电路86的输出信号所获得的信号输入至NMOS晶体管93的栅极。

此处，即使当传输路径4上的信号降至低电平时，在这样的状态下，辅发送/接收电路SLk也可以检测到在串行数据信号DATA处于低电平时所插入的重叠脉冲的下降沿，并且生成导致反复执行以上操作的振荡的脉冲。

为了避免该振荡，当导通NMOS晶体管93，以使传输路径4上的信号下降为低电平时，把输入至NMOS晶体管93的栅极的信号28用于复位D触发器96，以将输出信号S25设置成低电平。这样做，能够防止辅发送/接收电路SLk连续输出信号。如图10A～图10M中所示，检测传输路径4上的信号的下降沿，在信号S23中生成两个脉冲。生成第一脉冲以传输数据“1”。当生成第二脉冲时，由于复位了D触发器96，并且输出信号S25处于低电平，因此无来自AND电路86的输出信号，从而可以防止以上所述的振荡。

以下，描述主发送/接收电路2接收从辅发送/接收电路SLk所传输的信号的处理。

当从所接收的信号中抽取数据时，主发送/接收电路2使用通过把传输路径4上的信号延迟时间周期T4所获得的信号S4、和通过在输入信号延迟电路43中延迟信号S4所获得的信号S13。使用T4延迟电路42，在传输路径4上，信号S12在信号的下降时间缓慢下降。

如图10A～10M中所示，在经过时间周期T4时，信号S12超过反相器53的阈值，并且来自反相器53的输出信号S4被反相。

与辅发送/接收电路SLk相类似，主发送/接收电路2把传输路径上的串行数据信号DATA作为时钟信号提供至D触发器57，但在主接收电路12中，其为由反相器56所反相的、提供至D触发器57的信号。

在D触发器57中，把从所反相的输出端子QB输出的信号输入至数据输入端子D，以在输入至时钟信号输入端子CK的信号的上升时间，拴牢(toggle)内部状态。在D触发器57的初始状态下，通过输入至D触发器57的复位信号输入端子R的信号S14把反相的输出信号S15反相为高电平。在这一状态下，当D触发器57检测到串行数据信号DATA的下降沿时，对所反相的输出信号S15进行反相。此后，当把来自辅发送/接收电路SLk的高电平重叠脉冲插入串行数据信号DATA时，D触发器57再次反相所反相的输出信号S15，从而把所反相的输出信号S15转为高电平。信号S13是在T4延迟电路42中延迟、并且在输入信号延迟电路43中进一步加以延迟的串行数据信号DATA，由于该信号S13，在D触发器58中锁存了D触发器57的反相的输出信号S15。

在这一方式下，从D触发器58，把来自辅发送/接收电路SLk的数据“1”传输至宿主设备HC。由于D触发器57是反复电路，因此如果初始状态不稳定，则不能正确地传播信号。为了避免这样的问题，一旦D触发器57检测到串行数据信号DATA的上升沿，则由初始化电路45复位D触发器57。这样做，在每一循环中，初始状态是稳定的。对于这一复位操作中的脉冲信号，通过对由反相器59反相信号S13所获得的信号、和OR电路60中的信号S4执行逻辑OR操作，在从串行数据信号DATA的上升时间起经过一定时间周期之后，生成复位脉冲S14。通过这一方式，由于在串行数据信号DATA的上升时间对D触发器57的状态进行了初始化，以及在串行数据信号DATA的下降时间接收来自辅发送/接收电路SLk的数据，所以能够恒定地稳定D触发器57的状态。

如图11A～图11M中所示，当主发送/接收电路2从辅发送/接收电路SLk接收到数据“0”时，在辅发送/接收电路SLk中，在串行数据信号DATA的上升时间，在D触发器96中锁存输出数据信号DSo的低电平部分，以把信号S25设置成低电平。此后，当D触发器57检测到串行数据信号DATA的下降沿时，NOR电路85输出具有脉冲宽度T1的脉冲，从而信号S25处于低电平。因此，不从AND电路86输出从NOR电路85输出的脉冲。

在这一状态下，在主接收电路12中，D触发器57拴牢，以在串行数据信号DATA的下降时间把反相的输出信号S15设置成低电平。由于串行数据信号DATA中不存在指示来自辅发送/接收电路SLk的数据“1”的脉冲，因此在信号S13的上升时间，在D触发器58中锁存了处于低电平的反相的输出信号S15。这样做，把数据“0”从辅发送/接收电路SLk传输至主发送/接收电路2。

接下来，在串行数据信号DATA的上升时间，在信号S14中生成复位信号，并且把D触发器57复位成初始状态，以在串行数据信号DATA的下一下降时间正确地接收来自辅发送/接收电路SLk的数据。

在以上的描述中，示例性地描述了由下拉电阻5下拉传输路径4。然而，本发明也适用于由上拉电阻7上拉传输路径4的情况。

图12是方框图，示意性地说明了根据本发明的实施例的串行通信设备的另一例子。

图13中说明了图12中的主发送/接收电路2。

图13示例性地描述了图12中的主发送/接收电路2的电路图。

在图13中，把相同的参照编号赋给了与图5中所示图元相同的图元，省略了重复的描述，但解释了它们之间的差别。

图14中说明了图12中的辅发送/接收电路SLk。

图14示例性地描述了图12中的辅发送/接收电路SLk的电路图。

在图14中，相同的参照编号赋给了与图6中所示图元相同的图元，省略了重复的描述，但解释了它们之间的差别。

在图13中，与图5不同，在主发送电路11中，由NOR电路35a取代ExNOR电路35，由ExNOR电路36a取代OR电路36。在主接收电路12中，由反相器41a取代缓冲器41。

使用图13中的主发送/接收电路2，改变输入至栅极以驱动PMOS晶体管37和NMOS晶体管38的信号，把来自NOR电路35a的输出信号输入至PMOS晶体管37的栅极，并且把来自ExNOR电路36a的输出信号输入至NMOS晶体管38的栅极。串行数据信号DATA在反相器41a中反相，并被提供至主接收电路12。

因此，当时钟信号TCLK处于高电平时，串行数据信号DATA处于低电平，而且，当在这一周期中把数据“1”传送至辅发送/接收电路SL1～SLn 时，把来自AND电路34的输出信号S5输入至PMOS晶体管37的栅极和NMOS晶体管38的栅极，而且，当串行数据信号DATA处于低电平时，把高电平脉冲重叠在串行数据信号DATA上。当时钟信号TCLK降至低电平时，PMOS晶体管37和NMOS晶体管38均截止，而且主发送电路11的输出端子变成高阻抗状态。

尽管由于上拉电阻7，传输路径4缓慢升至高电平，但由于来自AND电路39的输出信号S8，PMOS晶体管37导通短的时间周期，然后再次截止。因此，当上拉电阻7上拉传输路径4时，串行数据信号DATA保持高电平短的时间，上拉电阻7把传输路径4固定在高电平，而且主发送电路11的输出端子处于高阻抗状态，并且是稳定的。

图15A～图15J描述了说明图13中所示的主发送/接收电路2的操作的时序图。

在图14中，与图6不同，在辅发送/接收电路SLk中，缓冲器87a取代了反相器87，反相器91a取代了缓冲器91。

使用图14中的辅发送/接收电路SLk，把信号输入栅极以驱动PMOS晶体管92和NMOS晶体管93。

当串行数据信号DATA从低电平改变至高电平时，而且当把来自辅发送/接收电路SLk的数据“1”传输至主发送/接收电路2时，输出来自AND电路86的脉冲信号，这一脉冲信号首先把PMOS晶体管92导通短时间。

因此，当串行数据信号DATA改变至低电平时，PMOS晶体管92截止，此后，信号S24由缓冲器88～90延迟，并且由反相器91a反相，然后被输入至NMOS晶体管93的栅极，以把NMOS晶体管93导通短时间。因此，当上拉电阻7上拉传输路径4时，串行数据信号DATA保持在高电平短时间，上拉电阻7把传输路径4固定在高电平，而且辅发送电路13的输出端子处于高阻抗状态，并且是稳定的。

图16A～图16M示出了描述图14中所示的辅发送/接收电路SLk的操作的时序图。

如以上所描述的，即使当上拉传输路径4时，主发送/接收电路2也可以与辅发送/接收电路SL1～SLn进行通信。

尽管以上参照为说明目的而选的具体的实施例描述了本发明，但应该意识到，本发明并不局限于这些实施例，在不背离本发明的基本概念与范围的 情况下，本技术领域的技术人员可以对这些实施例进行多方面的修改。

本专利申请基于2004年6月30日提交的日本在先专利申请No.2004-193040。

Claims (23)

1.一种串行通信设备，包括第一发送/接收电路和通过传输路径与第一发送/接收电路相连的至少一个第二发送/接收电路，以便在第一发送/接收电路和第二发送/接收电路之间通过半双工通信进行串行通信，

其中，

第一发送/接收电路向传输路径输出串行数据信号DATA，按照将输出至第二发送/接收电路的二进制第一传输数据，通过把具有第二电平的第一重叠脉冲重叠于从外部输入的具有第一电平的时钟信号的部分上，而生成所述串行数据信号DATA，所述时钟信号为二进制信号，所述第二电平与所述第一电平相反；以及

第二发送/接收电路根据将输出至第一发送/接收电路的二进制第二传输数据，把具有第一电平的第二重叠脉冲重叠在从传输路径输入的串行数据信号DATA的部分上，所述部分相应于具有第二电平的时钟信号的持续时间。

2.按照权利要求1所述的串行通信设备，其中

第一发送/接收电路包括：

第一发送电路，把第一重叠脉冲重叠在具有第一电平的时钟信号的部分上，并且把串行数据信号DATA输出至传输路径；以及

第一接收电路，从串行数据信号DATA中抽取第二重叠脉冲，以抽取第二传输数据。

3.按照权利要求1所述的串行通信设备，其中

第二发送/接收电路包括：

第二发送电路，把第二重叠脉冲重叠在与具有第二电平的时钟信号的持续时间对应的串行数据信号DATA的部分上，并且把结果信号传输至传输路径；以及

第二接收电路，从由第一发送/接收电路输入的串行数据信号DATA中抽取第一重叠脉冲，以抽取第一传输数据。

4.按照权利要求2所述的串行通信设备，其中

当从预先确定的开始点起经过时间周期T2时，第一发送电路把具有第二电平和脉冲宽度T1的第一重叠脉冲重叠在具有第一电平和从该开始点开始的脉冲宽度T3的时钟信号的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第一重叠脉冲不存在的情况下，第一发送电路表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及

第一发送电路连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3、以及时间周期T2满足：

T1＜T2＜T3以及(T1+T2)＜T3。

5.按照权利要求3所述的串行通信设备，其中

当从预先确定的开始点起经过时间周期T2时，第二发送电路把具有第一电平和脉冲宽度T1的第二重叠脉冲重叠在与具有第二电平和从该开始点开始的脉冲宽度T3的时钟信号的持续时间对应的具有第二电平的串行数据信号DATA的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第二重叠脉冲不存在的情况下，第二发送电路表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及

第二发送电路连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3以及时间周期T2满足：

T1＜T2＜T3以及(T1+T2)＜T3。

6.按照权利要求4所述的串行通信设备，其中

第一发送电路包括：

第一T2延迟电路，把时钟信号延迟时间周期T2，并且输出所述延迟的信号；

第一T1延迟电路，把来自第一T2延迟电路的输出信号延迟时间周期T1，并且输出所述延迟的信号；

第一重叠脉冲生成电路，根据来自第一T2延迟电路的输出信号和来自第一T1延迟电路的输出信号，生成具有脉冲宽度T1的第一重叠脉冲；以及

第一输出信号生成电路，根据第一传输数据，把来自第一重叠脉冲生成电路的第一重叠脉冲重叠在时钟信号上，并且依次生成等于一个比特的数据，以生成串行数据信号DATA，并把串行数据信号DATA传输至传输路径。

7.按照权利要求4所述的串行通信设备，其中

第一接收电路包括：

第一T4延迟电路，把所接收的串行数据信号DATA延迟等于或大于(T1+T2)的时间周期T4，并且输出所述延迟的信号；

第一输入信号延迟电路，把来自第一T4延迟电路的输出信号延迟预先确定的时间周期，并且输出所述延迟的信号；以及

第一数据抽取电路，从所接收的串行数据信号DATA和来自第一输入信号延迟电路的输出信号中抽取第二传输数据，并且输出所抽取的第二传输数据。

8.按照权利要求5所述的串行通信设备，其中

第二接收电路包括：

第二T4延迟电路，把所接收的串行数据信号DATA延迟等于或大于(T1+T2)的时间周期T4，并且输出所述延迟的信号；

第二输入信号延迟电路，把来自第二T4延迟电路的输出信号延迟预先确定的时间周期，并且输出所述延迟的信号；以及

第二数据抽取电路，从所接收的串行数据信号DATA和来自第二输入信号延迟电路的输出信号中抽取第一传输数据，并且输出所抽取的第一传输数据。

9.按照权利要求5所述的串行通信设备，其中

第二发送电路包括：

第二T2延迟电路，把所接收的串行数据信号DATA延迟时间周期T2，并且输出所述延迟的信号；

第二T1延迟电路，把来自第二T2延迟电路的输出信号延迟时间周期T1，并且输出所述延迟的信号；

第二重叠脉冲生成电路，根据来自第二T2延迟电路的输出信号和来自第二T1延迟电路的输出信号，生成具有脉冲宽度T1的第二重叠脉冲；以及

第二输出信号生成电路，根据第二传输数据，把从第二重叠脉冲生成电路输出的第二重叠脉冲重叠在与具有第二电平的时钟信号的持续时间对应的所接收的串行数据信号DATA的部分上，并且依次生成等于一个比特的数据，以生成串行数据信号DATA，并把串行数据信号DATA传输至传输路径。

10.按照权利要求6所述的串行通信设备，其中，当串行数据信号DATA处于第二电平时，第一输出信号生成电路把输出端子设置成高阻抗状态。

11.按照权利要求6所述的串行通信设备，其中，

当下拉电阻下拉传输路径时，第一输出信号生成电路在串行数据信号DATA的下降时间，把下拉电阻短路预先确定的时间周期。

12.按照权利要求6所述的串行通信设备，其中，

当上拉电阻上拉传输路径时，第一输出信号生成电路在串行数据信号DATA的上升时间，把上拉电阻短路预先确定的时间周期。

13.按照权利要求9所述的串行通信设备，其中，当串行数据信号DATA处于第一电平时，第二输出信号生成电路把输出端子设置成高阻抗状态。

14.按照权利要求9所述的串行通信设备，其中，

当下拉电阻下拉传输路径时，第二输出信号生成电路在串行数据信号DATA的下降时间，把下拉电阻短路预先确定的时间周期。

15.按照权利要求9所述的串行通信设备，其中，

当上拉电阻上拉传输路径时，第二输出信号生成电路在串行数据信号DATA的上升时间，把上拉电阻短路预先确定的时间周期。

16.一种串行通信设备的串行通信方法，所述串行通信设备包括第一发送/接收电路和在传输路径中与第一发送/接收电路相连的至少一个第二发送/接收电路，并且所述串行通信设备在第一发送/接收电路和第二发送/接收电路之间通过半双工通信进行串行通信，

所述方法包括下列步骤：

根据将输出至第二发送/接收电路的二进制第一传输数据，把具有第二电平的第一重叠脉冲重叠于从外部输入的具有第一电平的时钟信号的部分上，并把结果的串行数据信号DATA输出至传输路径，所述时钟信号为二进制信号，所述第二电平与所述第一电平相反；以及

根据将输出至第一发送/接收电路的二进制第二传输数据，把具有第一电平的第二重叠脉冲重叠在与具有第二电平的时钟信号的持续时间对应的从传输路径输入的串行数据信号DATA的部分上。

17.按照权利要求16所述的方法，其中，重叠第一重叠脉冲的步骤包括下列步骤：

当从预先确定的开始点起经过时间周期T2时，把具有第二电平和脉冲宽度T1的第一重叠脉冲重叠在具有第一电平和从该开始点开始的脉冲宽度T3的时钟信号的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第一重叠脉冲不存在的情况下，表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及

连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3、以及时间周期T2满足：

T1＜T2＜T3以及(T1+T2)＜T3。

18.按照权利要求16所述的方法，其中，重叠第二重叠脉冲的步骤包括下列步骤：

当从预先确定的开始点起经过时间周期T2时，把具有第一电平和脉冲宽度T1的第二重叠脉冲重叠在与具有第二电平和从该开始点开始的脉冲宽度T3的时钟信号的持续时间对应的具有第二电平的串行数据信号DATA的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第二重叠脉冲不存在的情况下，表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及

连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3以及时间周期T2满足：

T1＜T2＜T3以及(T1+T2)＜T3。

19.一种包含串行通信设备的通信系统，所述串行通信设备包括连接至宿主设备的第一发送/接收电路、以及与能够和宿主设备进行通信的辅设备相应连接的至少一个第二发送/接收电路，并且所述串行通信设备在第一发送/接收电路和第二发送/接收电路之间通过半双工通信进行串行通信，所述第一发送/接收电路和所述第二发送/接收电路在传输路径中互相连接，

其中，

串行通信设备的第一发送/接收电路经由传输路径向第二发送/接收电路输出串行数据信号DATA，根据将从宿主设备传输至辅设备的二进制第一传输数据，通过把具有第二电平的第一重叠脉冲重叠于从宿主设备输入的具有第一电平的时钟信号的部分上，生成所述串行数据信号DATA，所述时钟信号为二进制信号，所述第二电平与所述第一电平相反；以及

所述串行通信设备的第二发送/接收电路根据将从相应的辅设备输出至宿主设备的二进制第二传输数据，把具有第一电平的第二重叠脉冲重叠在从第一发送/接收电路传输路径输入的串行数据信号DATA的部分上，所述部分相应于具有第二电平的时钟信号的持续时间。

20.按照权利要求19所述的通信系统，其中，

第一发送/接收电路包括：

第一发送电路，把第一重叠脉冲重叠在具有第一电平的时钟信号的部分上，并且把串行数据信号DATA输出至传输路径；以及

第一接收电路，从串行数据信号DATA中抽取第二重叠脉冲，以抽取第二传输数据。

21.按照权利要求19所述的通信系统，其中，

第二发送/接收电路包括：

第二发送电路，把第二重叠脉冲重叠在与具有第二电平的时钟信号的持续时间对应的串行数据信号DATA的部分上，并且把结果信号传输至传输路径；以及

第二接收电路，从由第一发送/接收电路输入的串行数据信号DATA中抽取第一重叠脉冲，以抽取第一传输数据。

22.按照权利要求20所述的通信系统，其中，

当从预先确定的开始点起经过时间周期T2时，第一发送电路把具有第二电平和脉冲宽度T1的第一重叠脉冲重叠在具有第一电平和从该开始点开始的脉冲宽度T3的时钟信号的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第一重叠脉冲不存在的情况下，第一发送电路表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及

第一发送电路连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3、以及时间周期T2满足：

T1＜T2＜T3以及(T1+T2)＜T3。

23.按照权利要求21所述的通信系统，其中，

当从预先确定的开始点起经过时间周期T2时，第二发送电路把具有第一电平和脉冲宽度T1的第二重叠脉冲重叠在与具有第二电平和从该开始点开始的脉冲宽度T3的时钟信号的持续时间对应的具有第二电平的串行数据信号DATA的部分上，以表示串行数据信号DATA中的一个比特数据的两个电平之一，或者在当从该开始点起经过时间周期T2时第二重叠脉冲不存在的情况下，第二发送电路表示串行数据信号DATA中一个比特数据的两个电平中的另一个；以及

第二发送电路连续地逐比特地生成和输出串行数据信号DATA，以进行串行通信，使脉冲宽度T1、脉冲宽度T3以及时间周期T2满足：

T1＜T2＜T3以及(T1+T2)＜T3。

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