KR100691556B1 - 직렬 통신 장치, 그 통신 방법 및 그 직렬 통신 장치를사용한 시스템 장치 - Google Patents

직렬 통신 장치, 그 통신 방법 및 그 직렬 통신 장치를사용한 시스템 장치 Download PDF

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KR100691556B1
KR100691556B1 KR1020067003758A KR20067003758A KR100691556B1 KR 100691556 B1 KR100691556 B1 KR 100691556B1 KR 1020067003758 A KR1020067003758 A KR 1020067003758A KR 20067003758 A KR20067003758 A KR 20067003758A KR 100691556 B1 KR100691556 B1 KR 100691556B1
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Abstract

본 발명은 동기 신호가 필요하지 않고, 마스터측 및 슬레이브측의 각 송수신 회로를 간단한 회로로 각각 구성할 수 있으며, 슬레이브측의 회로 부담을 적게 하고, 송수신 동작의 전환 수단 및 동기 신호가 필요하지 않은 소형이면서 저렴한 직렬 통신 장치에 관한 것이다. 마스터측 송수신 회로는 슬레이브측 송수신 회로에 출력하는 출력 데이터 신호에 따라서 클록 신호의 하이 레벨 기간에 로우 레벨의 중첩 펄스를 중첩시켜서 생성된 직렬 데이터 신호(DATA)를 전송로에 출력하고; 슬레이브측 송수신 회로는 마스터측 송수신 회로에 출력하는 출력 데이터 신호에 따라서 전송로로부터 입력된 직렬 데이터 신호(DATA)에서의 클록 신호의 로우 레벨에 상당하는 기간에 하이 레벨의 중첩 펄스를 중첩시키도록 하고 있다.

Description

직렬 통신 장치, 그 통신 방법 및 그 직렬 통신 장치를 사용한 시스템 장치{SERIAL COMMUNICATION DEVICE, METHOD THEREOF AND COMMUNICATION SYSTEM USING THE SAME}
본 발명은 직렬 통신 장치, 그 직렬 통신 장치의 통신 방법 및 상기 직렬 통신 장치를 사용한 통신 시스템에 관한 것으로서, 보다 구체적으로는 반 이중(half-duplex) 통신에 의한 직렬 통신을 수행하는 직렬 통신 장치, 그 직렬 통신 장치의 통신 방법 및 상기 직렬 통신 장치를 사용한 통신 시스템에 관한 것이다.
직렬 신호를 직렬 통신으로 전송하는 방법은 종래부터 여러 가지 방법이 알려져 있다. 그 방법들 중에서 대표적인 것을 도 17 내지 도 20에 도시하고 있다.
도 17은 직렬 신호를 직렬 통신으로 전송하는 방법의 종래예를 도시한 도면이다.
도 17에서, 데이터 신호 SdA는 가장 일반적인 신호이며, 데이터 값을 신호 레벨로 그대로 도시하고, 각 데이터의 단락을 도시한 동기 신호 SaA를 이용하여 데이터 신호 SdA로부터 데이터를 추출하고 있다. 이러한 방식에서는 데이터 신호 SdA와 동기 신호 SaA의 2 개의 신호가 사용되고 있었다.
다음에, 도 18은 직렬 신호를 직렬 통신으로 전송하는 방법의 다른 종래예를 도시한 도면이다.
도 18에서, 데이터 신호 SdB는 펄스 폭 변조된 신호이며, 신호 간격은 일정하지만, 데이터 값이 "0"일 때와 "1"일 때에 펄스 폭을 바꾸고 있다. 이 방식에서는 부호의 간격만이 문제가 되어 용이하게 비동기 동작을 행하게 할 수 있다.
이러한 기술에 대해서는 예컨대 다음의 특허 문헌들, 즉 미국 특허 제698066호 명세서, 미국 특허 제5862354호 명세서, 미국 특허 제5978927호 명세서, 미국 특허 제6108751호 명세서, 미국 특허 제6239732호 명세서, 미국 특허 제6412072호 명세서 및 미국 특허 제5803518호 명세서를 참조할 수 있다.
또한, 도 19는 직렬 신호를 직렬 통신으로 전송하는 방법의 다른 종래예를 도시한 도면이다.
도 19에서, 데이터 신호 SdC는 펄스의 시간적인 위치를 바꾼 펄스 위치 변조 방식의 신호이며, 시간 기준인 동기 신호 SaC에 의해 데이터가 샘플링되고 있다.
도 20은 직렬 신호를 직렬 통신으로 전송하는 방법의 다른 종래예를 도시한 도면이다.
도 20에서, 데이터 신호 SdD는 적외선 리모콘 등으로 사용되고 있는 신호이며, 상기한 펄스 폭 변조와 펄스 위치 변조 신호를 조합하여 이루어진 신호이다. 그러나, 데이터 간격은 상기 데이터 신호 SdD에 있어서 등간격이 아니기 때문에, 이 데이터 신호 SdD는 비동기 신호이며, 동기 신호는 필요로 하지 않는다.
도 21은 반 이중(half-duplex) 통신을 수행하는 직렬 통신 장치의 종래예를 도시한 개략 블록도이다.
도 21에서, 직렬 통신 장치(200)는 마스터측 송수신 회로(201)와 슬레이브측 송수신 회로(205)를 구비하고 있다. 마스터측 송수신 회로(201)는 마스터측 송신 회로(202)와, 마스터측 수신 회로(203)와, 송신권 제어를 행하는 마스터측 스위치부(204)를 구비하고 있다. 이와 마찬가지로, 슬레이브측 송수신 회로(205)는 슬레이브측 송신 회로(206)와, 슬레이브측 수신 회로(207)와, 송신권을 제어하는 슬레이브측 스위치부(208)를 구비하고 있다. 마스터측 송신 회로(202)는 슬레이브측 송신 회로(206)와 기본적으로 동일한 것이며, 마스터측 수신 회로(203)는 슬레이브측 수신 회로(207)와 기본적으로는 동일한 것이다.
여기서, 송신권이 마스터측 송수신 회로(201)에 있는 경우, 데이터는 마스터측 송수신 회로(201)의 마스터측 송신 회로(202)로부터 슬레이브측 송수신 회로(205)의 슬레이브 수신 회로(207)로 전송된다. 또한, 송신권이 슬레이브측 송수신 회로(205)로 전달되면, 데이터는 슬레이브측 송수신 회로(205)의 슬레이브측 송신 회로(206)로부터 마스터측 송수신 회로(201)의 마스터측 수신 회로(203)로 전송된다.
그러나, 전술한 바와 같이 종래에는 데이터 신호 외에 동기 신호가 필요하게 된다. 동기 신호가 필요하지 않더라도, 데이터로부터 데이터 신호를 생성하거나 또는 반대로 데이터 신호로부터 데이터를 추출할 때의 회로가 복잡하였다. 또한, 반 이중 통신을 수행하기 위해서는 슬레이브측 이더라도 마스터측과 동일한 회로가 필요하고, 송수신 동작을 전환하기 위한 전환 수단이 필요하게 되었다. 이 때문에, 회로의 규모가 커져서 회로의 공간이나 비용의 증대를 초래하였다.
본 발명은 상기와 같은 종래 기술의 하나 이상의 문제점들을 해결하기 위해 이루어진 것이다.
본 발명의 특정 목적은 동기 신호가 필요 없고 송수신 동작의 전환 수단이 필요 없는 마스터측 및 슬레이브측 상에 송수신 회로를 간단한 회로로 각각 구성할 수 있으며, 슬레이브측의 회로 부담을 저감할 수 있는 소형이면서 저렴한 직렬 통신 장치와, 그 직렬 통신 장치의 통신 방법 및 상기 직렬 통신 장치를 사용한 통신 시스템을 제공하는 데 있다.
본 발명의 제1 실시예에 따르면, 제1 송수신 회로와 하나의 전송로에서 상기 제1 송수신 회로와 접속된 적어도 하나의 제2 송수신 회로를 포함하고, 상기 제1 송수신 회로와 제2 송수신 회로의 사이에서 반 이중(half-duplex) 통신에 의한 직렬 통신을 수행하는 직렬 통신 장치로서, 상기 제1 송수신 회로는 상기 제2 송수신 회로에 출력하는 2진 값의 제1 송신용 데이터에 따라서 외부로부터 입력된 2진 신호의 클록 신호에서의 소정의 제1 신호 레벨 기간에 이 제1 신호 레벨과 상반되는 제2 신호 레벨의 제1 중첩 펄스를 중첩시켜서 생성한 직렬 데이터 신호(DATA)를 상기 전송로에 출력하고; 상기 제2 송수신 회로는 상기 제1 송수신 회로에 출력하는 2진 값의 제2 송신용 데이터에 따라서 상기 전송로로부터 입력된 상기 직렬 데이터 신호(DATA)에서의 상기 클록 신호의 제2 신호 레벨에 상당하는 기간에 제1 신호 레벨의 제2 중첩 펄스를 중첩시키는 것을 특징으로 하는 직렬 통신 장치를 제공하고 있다.
일 실시예로서, 상기 제1 송수신 회로는, 상기 클록 신호에 대하여 제1 신호 레벨 기간에 상기 제1 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)를 생성하여 이 직렬 데이터 신호(DATA)를 상기 전송로에 출력하는 제1 송신 회로와; 상기 직렬 데이터 신호(DATA)로부터 상기 제2 중첩 펄스를 추출하여 상기 제2 송신용 데이터를 추출하는 제1 수신 회로를 포함하고 있다.
일 실시예로서, 상기 제2 송수신 회로는, 상기 클록 신호에서의 제2 신호 레벨 기간에 상당하는 상기 직렬 데이터 신호(DATA) 기간에 상기 제2 중첩 펄스를 중첩시켜서 상기 전송로에 송신하는 제2 송신 회로와; 상기 제1 송수신 회로로부터 입력된 직렬 데이터 신호(DATA)로부터 상기 제1 중첩 펄스를 추출하여 상기 제2 송신용 데이터를 추출하는 제2 수신 회로를 포함하고 있다.
바람직하게, 상기 제1 송신 회로는 소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제1 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 신호 레벨의 펄스 폭 T1의 상기 제1 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내며; 상기 제1 송신 회로는 상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립하도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 한다.
바람직하게, 상기 제2 송신 회로는 소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제2 신호 레벨에 상당하는 상기 직렬 데이터 신호(DATA)에서의 제2 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 신호 레벨의 펄스 폭 T1의 상기 제2 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내며;
상기 제2 송신 회로는 상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립하도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 한다.
일 실시예로서, 상기 제1 송신 회로는, 상기 클록 신호를 시간 T2만큼 지연시켜서 상기 지연된 신호를 출력하는 제1의 T2 지연 회로와; 상기 제1의 T2 지연 회로로부터의 출력 신호를 시간 T1만큼 지연시켜서 상기 지연된 신호를 출력하는 제1의 T1 지연 회로와; 상기 제1의 T2 지연 회로의 출력 신호와 상기 제1의 T1 지연 회로의 출력 신호로부터 펄스 폭 T1의 상기 제1 중첩 펄스를 생성하여 출력하는 제1 중첩 펄스 생성 회로와; 상기 클록 신호에 상기 제1 중첩 펄스 생성 회로로부터 출력된 제1 중첩 펄스를 상기 제1 송신용 데이터에 따라서 중첩시키고, 순차적으로 1 비트만큼의 데이터 신호를 생성하여 상기 직렬 데이터 신호(DATA)를 생성하고 상기 직렬 데이터 신호(DATA)를 상기 전송로에 송신하는 제1 출력 신호 생성 회로를 포함하는 것을 특징으로 한다.
일 실시예로서, 상기 제1 수신 회로는, 수신된 직렬 데이터 신호(DATA)를 시간(T1 + T2) 이상인 시간 T4만큼 지연시켜서 상기 지연된 신호를 출력하는 제1의 T4 지연 회로와; 상기 제1의 T4 지연 회로로부터 출력된 신호를 소정 시간만큼 지연시켜서 상기 지연된 신호를 출력하는 제1 입력 신호 지연 회로와; 상기 수신된 직렬 데이터 신호(DATA)로부터의 상기 제2 송신용 데이터와 상기 제1 입력 신호 지연 회로로부터의 출력 신호를 추출하여, 이 추출된 신호를 출력하는 제1 데이터 추출 회로를 포함하는 것을 특징으로 한다.
일 실시예로서, 상기 제2 수신 회로는, 수신된 직렬 데이터 신호(DATA)를 시간(T1 + T2) 이상인 시간 T4만큼 지연시켜서 상기 지연된 신호를 출력하는 제2의 T4 지연 회로와; 상기 제2의 T4 지연 회로로부터 출력된 신호를 소정 시간만큼 지연시켜서 상기 지연된 신호를 출력하는 제2 입력 신호 지연 회로와; 상기 수신된 직렬 데이터 신호(DATA)로부터의 상기 제1 송신용 데이터와 상기 제2 입력 신호 지연 회로로부터의 출력 신호를 추출하여, 이 추출된 신호를 출력하는 제2 데이터 추출 회로를 포함하는 것을 특징으로 한다.
일 실시예로서, 상기 제2 송신 회로는, 수신된 상기 직렬 데이터 신호(DATA)를 시간 T2만큼 지연시켜서 상기 지연된 신호를 출력하는 제2의 T2 지연 회로와; 상기 제2의 T2 지연 회로의 출력 신호를 시간 T1만큼 지연시켜서 상기 지연된 신호를 출력하는 제2의 T1 지연 회로와; 상기 제2의 T2 지연 회로로부터의 출력 신호와 상기 제2의 T1 지연 회로로부터의 출력 신호로부터 펄스 폭 T1의 상기 제2 중첩 펄스를 생성하여 출력하는 제2 중첩 펄스 생성 회로와; 수신된 직렬 데이터 신호(DATA)에서의 상기 클록 신호의 제2 신호 레벨에 상당하는 기간에 이 제2 중첩 펄스 생성 회로로부터 출력된 상기 제2 중첩 펄스를 상기 제2 송신용 데이터에 따라 중첩시키고, 순차적으로 1 비트만큼의 데이터 신호를 생성하여 상기 직렬 데이터 신호(DATA)를 생성하고 이 직렬 데이터 신호(DATA)를 상기 전송로에 송신하는 제2 출력 신호 생성 회로를 포함하는 것을 특징으로 한다.
일 실시예로서, 상기 제1 출력 신호 생성 회로는 상기 직렬 데이터 신호(DATA)가 제2 신호 레벨 기간에서는 출력단을 하이 임피던스 상태로 설정하는 것을 특징으로 한다.
일 실시예로서, 상기 제1 출력 신호 생성 회로는 상기 전송로가 풀 다운 저항으로 풀 다운되어 있는 경우 상기 직렬 데이터 신호(DATA)의 하강시에 이 풀 다운 저항을 소정 기간 동안 단락시키는 것을 특징으로 한다.
일 실시예로서, 상기 제1 출력 신호 생성 회로는 상기 전송로가 풀 업 저항으로 풀 업되어 있는 경우 상기 직렬 데이터 신호(DATA)의 상승시에 이 풀 업 저항을 소정 기간 동안 단락시키는 것을 특징으로 한다.
일 실시예로서, 상기 제2 출력 신호 생성 회로는 상기 직렬 데이터 신호(DATA)가 제1 신호 레벨 기간에서는 출력단을 하이 임피던스 상태로 설정하는 것을 특징으로 한다.
일 실시예로서, 상기 제2 출력 신호 생성 회로는 상기 전송로가 풀 다운 저항으로 풀 다운되어 있는 경우 상기 직렬 데이터 신호(DATA)의 하강시에 이 풀 다운 저항을 소정 기간 동안 단락시키는 것을 특징으로 한다.
일 실시예로서, 상기 제2 출력 신호 생성 회로는 상기 전송로가 풀 업 저항으로 풀 업되어 있는 경우 상기 직렬 데이터 신호(DATA)의 상승시에 이 풀 업 저항을 소정 기간 동안 단락시키는 것을 특징으로 한다.
본 발명의 제2 실시 형태에 따르면, 제1 송수신 회로와 하나의 전송로에서 상기 제1 송수신 회로와 접속되는 적어도 하나의 제2 송수신 회로를 포함하고, 상기 제1 송수신 회로와 제2 송수신 회로의 사이에서 반 이중(half-duplex) 통신에 의한 직렬 통신을 수행하는 직렬 통신 장치의 직렬 통신 방법으로서, 상기 제2 송수신 회로에 출력하는 2진 값의 제1 송신용 데이터에 따라서 외부로부터 입력된 2진 신호의 클록 신호에서의 소정의 제1 신호 레벨 기간에 이 제1 신호 레벨과 상반되는 제2 신호 레벨의 제1 중첩 펄스를 중첩시켜서 생성된 직렬 데이터 신호(DATA)를 상기 전송로에 출력하도록 하는, 제1 중첩 펄스를 중첩시키는 단계와; 상기 제1 송수신 회로에 출력하는 2진 값의 제2 송신용 데이터에 따라서 상기 전송로로부터 입력된 상기 직렬 데이터 신호(DATA)에서의 상기 클록 신호의 제2 신호 레벨에 상당하는 기간에 제1 신호 레벨의 제2 중첩 펄스를 중첩시키는 단계를 포함하는 것을 특징으로 하는 직렬 통신 장치의 직렬 통신 방법을 제공하는 데 있다.
일 실시예로서, 상기 제1 중첩 펄스를 중첩시키는 단계는, 소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제1 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 신호 레벨의 펄스 폭 T1의 상기 제1 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내고; 상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립되도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 한다.
일 실시예로서, 상기 제2 중첩 펄스를 중첩시키는 단계는, 소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제2 신호 레벨에 상당하는 상기 직렬 데이터 신호(DATA)에서의 제2 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 신호 레벨의 펄스 폭 T1의 상기 제2 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내고; 상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립하도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 한다.
본 발명의 제3 실시 형태에 따르면, 호스트 장치에 접속된 제1 송수신 회로와, 상기 호스트 장치와 통신을 행하는 기능을 갖는 슬레이브 장치에 대응하여 접속된 적어도 하나의 제2 송수신 회로를 포함하고, 상기 제1 송수신 회로 및 상기 제2 송수신 회로가 하나의 전송로에서 서로 접속되어, 상기 제1 송수신 회로와 제2 송수신 회로 사이에서 반 이중 통신(half-duplex)에 의한 직렬 통신을 수행하는 직렬 통신 장치를 구비한 통신 시스템으로서, 상기 직렬 통신 장치의 제1 송수신 회로는 상기 호스트 장치로부터 상기 슬레이브 장치에 송신하는 2진 값의 제1 송신용 데이터에 따라서 상기 호스트 장치로부터 입력된 2진 신호의 클록 신호에서의 소정의 제1 신호 레벨 기간에 이 제1 신호 레벨과 상반되는 제2 신호 레벨의 제1 중첩 펄스를 중첩시켜서 생성된 직렬 데이터 신호(DATA)를 상기 전송로를 통해 상기 제2 송수신 회로에 출력하고; 상기 직렬 통신 장치의 제2 송수신 회로는 대응하는 상기 슬레이브 장치로부터 상기 호스트 장치에 송신하는 2진 값의 제2 송신용 데이터에 따라서 상기 제1 송수신 회로로부터 입력된 상기 직렬 데이터 신호(DATA)에서의 상기 클록 신호의 제2 신호 레벨에 상당하는 기간에 제1 신호 레벨의 제2 중첩 펄스를 중첩시키는 것을 특징으로 한다.
일 실시예로서, 상기 제1 송수신 회로는, 상기 클록 신호에 대하여 제1 신호 레벨 기간에 상기 제1 중첩 펄스를 중첩시켜서 직렬 데이터 신호(DATA)를 상기 전송로에 출력하는 제1 송신 회로와: 상기 직렬 데이터 신호(DATA)로부터 상기 제2 중첩 펄스를 추출하여 상기 제2 송신용 데이터를 추출하는 제1 수신 회로를 포함하는 것을 특징으로 한다.
일 실시예로서, 상기 제2 송수신 회로는, 상기 클록 신호에서의 제2 신호 레벨 기간에 상당하는 상기 직렬 데이터 신호(DATA) 기간에 상기 제2 중첩 펄스를 중첩시켜서 이 중첩된 신호를 상기 전송로에 송신하는 제2 송신 회로와; 상기 제1 송수신 회로로부터 입력된 직렬 데이터 신호(DATA)로부터 상기 제1 중첩 펄스를 추출하여 상기 제2 송신용 데이터를 추출하는 제2 수신 회로를 포함하는 것을 특징으로 한다.
일 실시예로서, 상기 제1 송신 회로는 소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제1 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 신호 레벨의 펄스 폭 T1의 상기 제1 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내고; 상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립하도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 한다.
일 실시예로서, 상기 제2 송신 회로는 소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제2 신호 레벨에 상당하는 상기 직렬 데이터 신호(DATA)에서의 제2 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 신호 레벨의 펄스 폭 T1의 상기 제2 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내고; 상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립하도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 한다.
본 발명과 관련된 직렬 통신 장치, 그 직렬 통신 장치의 통신 방법 및 상기 직렬 통신 장치를 사용한 통신 시스템에 따르면, 1 개의 채널을 사용한 단선(one-wire) 통신을 송수신 동작을 전환하기 위한 전환 수단을 사용할 필요가 없이 적은 회로 구성으로 실현할 수 있기 때문에, 장치의 소형화와 비용의 저감을 도모할 수 있고, 또한 통신선을 버스 구조로 구성할 수 있다.
또한, 본 발명의 직렬 통신 장치 및 그 직렬 통신 장치를 사용한 통신 시스템에 따르면, 직렬 데이터 신호(DATA)의 신호 파형을 가파르게(sharp) 구성할 수 있기 때문에 고속 동작의 실현을 가능하게 할 수 있고, 전송로 상의 신호 충돌을 방지할 수 있기 때문에, 소비 전력의 손실을 없앨 수 있다.
본 발명의 전술한 목적과 추가적인 목적, 특성 및 이점들과 관련해서는 첨부한 도면을 참조하여 제공하는 양호한 실시예들의 이하의 상세한 설명으로부터 더욱 명확히 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 직렬 통신 장치가 예를 도시한 개략 블록도.
도 2의 (a) 내지 (e)는 도 1에 도시한 직렬 통신 장치(1)의 통신 프로토콜의 타이밍 차트를 도시한 도면.
도 3은 슬레이브 장치측이 전지 패키지을 구성하고 있는 경우의 직렬 통신 장치의 예를 도시한 개략 블록도.
도 4는 인증 처리시의 플래그(F)의 상태 예를 도시한 도면.
도 5는 마스터측 송수신 회로(2)의 회로예를 도시한 도면.
도 6은 슬레이브측 송수신 회로(SLk)의 회로예를 도시한 도면으로서, 다른 슬레이브측 송수신 회로의 경우도 슬레이브측 송수신 회로(SLk)와 동일하다.
도 7의 (a) 내지 (e)는 직렬 통신 장치(1)에 의한 통신 파형예를 도시한 도면.
도 8의 (a) 내지 (j)는 도 5 및 도 6에서의 각 파형예를 도시한 타이밍 차트.
도 9의 (a) 내지 (j)는 마스터측 송신 회로(11)가 데이터 "0"을 송신하는 경우의 처리를 도시한 타이밍 차트.
도 10의 (a) 내지 (m)은 슬레이브측 송수신 회로(SLk)가 데이터 "1"을 송신하는 경우의 처리를 도시한 타이밍 차트.
도 11의 (a) 내지 (m)은 슬레이브측 송수신 회로(SLk)가 데이터 "0"을 송신하는 경우의 처리를 도시한 타이밍 차트.
도 12는 본 발명의 제1 실시예에 따른 직렬 통신 장치의 다른 예를 도시한 개략 블록도.
도 13은 도 12의 마스터측 송수신 회로(2)의 회로예를 도시한 도면.
도 14는 도 12의 슬레이브측 송수신 회로(SLk)의 다른 회로예를 도시한 도면.
도 15의 (a) 내지 (j)는 도 13에 도시된 마스터측 송수신 회로(2)의 동작을 도시한 타이밍 차트.
도 16의 (a) 내지 (m)은 도 14에 도시된 슬레이브측 송수신 회로(SLk)의 동작을 도시한 타이밍 차트.
도 17은 직렬 신호를 직렬 통신으로 전송하는 방법의 종래예를 도시한 도면.
도 18은 직렬 신호를 직렬 통신으로 전송하는 방법의 다른 종래예를 도시한 도면.
도 19는 직렬 신호를 직렬 통신으로 전송하는 방법의 다른 종래예를 도시한 도면.
도 20은 직렬 신호를 직렬 통신으로 전송하는 방법의 다른 종래예를 도시한 도면.
도 21은 반 이중(half-duplex) 통신을 수행하는 직렬 통신 장치의 종래예를 도시한 개략의 블록도.
(발명을 실시하기 위한 최상의 모드)
이하에서는, 첨부한 도면들을 참조하여 본 발명의 양호한 실시예들과 관련해서 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 직렬 통신 장치의 예를 도시한 개략 블 록도이다.
도 1에서, 직렬 통신 장치(1)는 호스트 장치(HC)와 슬레이브 장치(SC1 내지 SCn)(n은 n > 0의 정수) 사이에서 반 이중 통신에 의한 직렬 통신을 수행하고 있다. 이 직렬 통신 장치(1)는 마스터측 송수신 회로(2)와 슬레이브측 송수신 회로(SL1 내지 SLn)를 포함하고 있다.
또한, 마스터측 송수신 회로(2)는 청구항에서 제1 송수신 회로에 해당하고, 슬레이브측 송수신 회로(SL1 내지 SLn)는 청구항에서 제2 송수신 회로에 해당한다.
마스터측 송수신 회로(2)는 호스트 장치(HC)에 접속되고, 슬레이브측 송수신 회로(SL1 내지 SLn)는 슬레이브 장치(SC1 내지 SCn)에 접속되고 있다.
마스터측 송수신 회로(2)와 슬레이브측 송수신 회로(SL1 내지 SLn)는 직렬 신호를 전송하는 전송로(4)에 의해 접속되어 있다. 또한, 전송로(4)는 풀 다운 저항(5)을 통해서 접지단에 접속되어 있다.
또한, 전송로(4)는 신호선 외에 빛, 초음파 또는 기타의 음성, 또는 무선 주파수(RF) 파 등을 이용하여 형성할 수도 있다.
슬레이브측 송수신 회로(SL1 내지 SLn)는 동일한 구성이기 때문에, 임의의 슬레이브측 송수신 회로(SL1 내지 SLn)는 SLk(k = 1 내지 n)를 일 예로서 사용되고 있다.
마스터측 송수신 회로(2)는 마스터측 송신 회로(11)와 마스터측 수신 회로(12)로 구성된다. 슬레이브측 송수신 회로(SLk)는 슬레이브측 송신 회로(13)와 슬레이브측 수신 회로(14)로 구성되어 있다.
마스터측 송신 회로(11) 및 마스터측 수신 회로(12)와, 슬레이브측 송신 회로(13) 및 슬레이브측 수신 회로(14)는 전송로(4)에 의해 접속되어 있다.
마스터측 송수신 회로(2)로부터 슬레이브측 송수신 회로(SLk)에 데이터를 송신하는 경우에는, 마스터측 송신 회로(11)는 호스트 장치(HC)로부터 입력된 클록 신호 TCLK에 대하여 하이(High) 레벨 기간에 펄스를 중첩시켜서 소망의 데이터를 기록하고, 이 소망의 직렬 데이터 신호(DATA)를 생성한다. 상기 직렬 데이터 신호(DATA)를 마스터측 송신 회로(11)로부터 전송로(4)를 통해 슬레이브측 송수신 회로(SLk)에 송신한다.
슬레이브측 수신 회로(14)는 전송로(4)를 통해 입력된 직렬 데이터 신호(DATA)로부터 데이터를 추출한다.
한편, 슬레이브측 송수신 회로(SLk)로부터 마스터측 송수신 회로(2)에 데이터를 송신하는 경우, 슬레이브측 송수신 회로(SLk)는 마스터측 송수신 회로(2)로부터 전송로(4)를 통해 입력된 직렬 데이터 신호(DATA)에 데이터를 기록한다. 슬레이브측 송신 회로(13)와 슬레이브측 수신 회로(14)는 서로 접속되어 있고, 슬레이브측 송신 회로(13)는 전송로(4)를 통해 입력된 직렬 데이터 신호(DATA)에 대하여 로우(Low) 레벨 기간에 펄스를 중첩시켜서 데이터를 기록하고, 이 데이터를 기록한 직렬 데이터 신호(DATA)를 전송로(4)를 통해 마스터측 송수신 회로(2)에 송신한다.
마스터측 수신 회로(12)는 전송로(4)를 통해 입력된 직렬 데이터 신호(DATA)로부터 데이터를 추출한다.
예컨대, 휴대 전화 등에서, 슬레이브 장치(SC1 내지 SCn)는 전지 패키지에 탑재된 온도 센서나, 배터리(BAT)의 잔량 검출 장치나, 전지 패키지의 종류를 식별하기 위한 전지 식별 장치로서 동작한다. 이 경우, 온도 센서나 배터리(BAT)의 잔량 검출 장치 등의 슬레이브 장치는 전지 패키지에 내장된 배터리(BAT)에 각각 접속되어 있다.
여기서, 도 2의 (a) 내지 (e)는 도 1에서 도시한 직렬 통신 장치(1)에 의해 사용되는 통신 프로토콜을 예시하는 타이밍 차트를 도시하고 있다.
도 2의 (a) 내지 (e)에서, 호스트 장치(HC)는 직렬 통신 장치(1)를 사용하여 각 슬레이브 장치(SC1 내지 SCn)에 하이 레벨의 신호를 일정 기간 이상 송신하는 것으로서, 즉 상기 호스트 장치(HC)는 프리앰블 통신을 행한다.
각 슬레이브 장치(SC1 내지 SCn)는 하이 레벨의 신호가 연속하여 입력되면, 프리앰블이 호스트 장치(HC)로부터 송신되어 온 것을 인식하고, 프리앰블 준비 기간이 된다. 이 상태에서, 호스트 장치(HC)가 로우 레벨의 1 클록 펄스를 송신한 후, 예컨대 슬레이브 장치(SC1)의 고유의 ID를 송신한다. 슬레이브 장치(SC1 내지 SCn)는 프리앰블 후, 로우 레벨의 1 클록 펄스를 수신하면 다음에 ID를 수신하고, 이 ID 치가 자기 ID와 일치하는지의 여부를 판단한다.
슬레이브 장치(SC1)만이 자기 ID와 일치하는 것을 인식하고, 다른 슬레이브 장치는 수신된 ID가 자기 ID와 다르다는 것을 인식한다. 슬레이브 장치(SC1)는 호스트 장치(HC)로부터 발행된 ID가 자기 ID와 일치한다는 것을 인식하였기 때문에, 상기 슬레이브 장치(SC1)는 인식 결과 신호인 응답 신호(ACK)를 호스트 장치(HC)에 송신한다. 호스트 장치(HC)는 단선으로 이루어진 전송로(4) 상에 응답 신호(ACK)가 발행된 것을 확인하면, 전송로(4) 상에 슬레이브 장치(SC1)이 있는 것과, 슬레이브 장치(SC1)가 정상적으로 통신할 수 있는 상태인 것을 인식한다. 이에 따라, 호스트 장치(HC)는 슬레이브 장치(SC1)에 대하여 처리를 실행하는 명령를 발행한다.
슬레이브 장치(SC1)는 호스트 장치(HC)로부터의 명령을 수신하면, 이 명령을 실행하고, 이 명령의 실행 결과를 호스트 장치(HC)에 회신해야 하는 경우에는, 이 실행 결과를 호스트 장치(HC)에 회신한다.
예컨대, 상기 명령이 특정 어드레스의 레지스터 판독 명령을 판독하는 경우, 이 명령의 실행 결과로서 슬레이브 장치(SC1)는 레지스터의 내용을 호스트 장치(HC)에 회신한다.
호스트 장치(HC)가 수신된 데이터를 확인한 이후에는 하나의 처리 사이클이 종료된다.
호스트 장치(HC)는 임시로 동일한 슬레이브 장치 또는 다른 슬레이브 장치에 대하여 계속하여 통신을 행하는 경우에는 다음의 통신 동작을 위한 프리앰블 통신을 시작한다.
단선의 버스 통신은 디바이스의 단자수를 삭감함으로써 비용을 감소시키기 위해서 사용되는 경우가 많다. 이 때문에, 슬레이브 장치의 회로는 가능한 한 범용성이 높은 것으로 구성함으로써, 대량 생산에 의한 비용 저감이 요구된다.
그러나, 슬레이브 장치의 회로를 범용성이 높은 소자로 구성하는 경우, 예컨대 슬레이브 장치(SC1)와 슬레이브 장치(SC2)가 상이한 시스템에서 사용되는 경우, 시스템에 따라 요구되는 슬레이브 장치(SC1)와 슬레이브 장치(SC2)의 프리앰블 기 간이 다른 경우가 있다.
이와 같이, 본 실시예에 있어서 슬레이브 장치를 범용화하면서 다른 시스템에서도 공통의 방식을 사용하기 위해서, 프리앰블 기간을 고정시키지 않고 일정 기간 이상 동일한 신호를 연속하여 송신함으로써, 프리앰블 확정 상태를 만들도록 한다.
이와 같이 함으로써, 예컨대 슬레이브 장치(SC1)에서는 32 클록 펄스 기간 이상에서 프리앰블 상태가 되고, 슬레이브 장치(SC2)는 20 클록 펄스 기간 이상의 프리앰블 상태가 필요하며, 다른 슬레이브 장치(SC3 내지 SCn)는 20 클록 펄스 이상의 프리앰블이 필요한 경우, 예컨대 36 클록 기간 프리 앰블 상태로 하면, 모든 슬레이브 장치가 프리앰블 확정 상태가 된다. 그 후, 로우 레벨의 펄스를 송신함으로써, 모든 슬레이브 장치(SC1 내지 SCn)가 동시에 ID 검출 기간에 이행하는 것이 가능하게 된다.
또한, 단선의 버스 통신에서, 미리 단선 버스 상에 접속되어 있는 슬레이브 장치를 알고 있는 경우, 프리앰블 통신 후, ID를 발행하여 특정 슬레이브 장치를 선택하면, 즉시 명령을 발행하는 방법도 생각된다. 이 경우, 통신 시간을 절약할 수 있는 이점이 있지만, 단선 버스가 외부에 개방되고, 시스템 장치로서 옵션으로 불특정 다수의 장치가 접속되는 경우에는 대응할 수 없게 된다. 이와 같이, 불특정 다수의 장치가 버스에 접속되는 경우에는 호스트 장치(HC)는 최초로 액세스하고 싶은 슬레이브 장치가 있는지의 여부를 확인해야 한다.
이 때문에, 프리앰블 통신 후에 호스트 장치(HC)가 ID를 발행한 후, 이 ID를 인식한 슬레이브 장치가 응답 신호(ACK)를 호스트 장치(HC)에 회신함으로써, 호스트 장치(HC)는 이 슬레이브 장치가 단선 버스 상에 접속되어 있는 것을 인식할 수 있다. 시스템 장치로서, 이 슬레이브 장치가 단선 버스에 접속되어 있으면, 이 슬레이브 장치를 사용하여 시스템 상의 작업을 실행시킬 수 있다. 응답 신호(ACK)가 돌아오지 않으면, 호스트 장치(HC)는 원하는 슬레이브 장치가 단선 버스에 접속되어 있지 않은 것을 판단할 수 있기 때문에, 이 슬레이브 장치가 없는 상태에서 시스템을 동작시키도록 한다. 슬레이브 장치가 옵션 방법으로서 사용하는 경우에 이러한 방식은 매우 유효해진다.
한편, 단선 버스에서 클록 신호와 데이터 신호를 송신하기 때문에, 슬레이브 장치가 오동작하는 경우에는 슬레이브 장치를 리셋하도록 조작할 필요가 있다. 그러나, 데이터를 사용하여 슬레이브 장치를 리셋시키더라도, 슬레이브 장치가 오동작하고 있으면 데이터 통신 자체를 할 수 없게 되는 경우가 있다. 이러한 문제를 방지하기 위해, 슬레이브 장치는 소정의 일정 기간 이상 동일한 신호가 연속하여 입력되면, 내부 상태를 강제적으로 초기값으로 복귀하도록 한다, 즉 슬레이브 장치에 리셋 조작을 수행한다.
이렇게 함으로써, 예컨대 시스템의 초기 상태에서 인식되었던 슬레이브 장치가 동작 도중에 응답 신호(ACK)를 돌려보내지 않게 되고, 슬레이브 장치에서 어떠한 오동작이 발생하고 있다고 생각되는 경우, 호스트 장치(HC)는 예컨대 하이 레벨의 신호를 연속하여 128회 송신함으로써 단선 버스 상의 모든 슬레이브 장치를 프리앰블 수신 준비 확정 상태로 초기화할 수 있다. 이와 같이 함으로써, 단선 버스 시스템의 안정된 동작이 가능하게 된다.
이하에서는, 단선 통신을 행하였을 때에 어떠한 애플리케이션이 실행되는지를 설명한다.
도 3은 슬레이브 장치측이 전지 패키지를 구성하고 있는 경우를 예로 한 직렬 통신 장치의 예를 개략적으로 도시한 블록도로서, 이 도 3에서는 n = 3의 경우를 예로서 도시하고 있다.
도 3에서, 슬레이브 장치(SC3)가 인증 ID 기능을 가지고 있는 것으로 가정한다. 슬레이브 장치(SC1)는 배터리(BAT)에 대한 전지 잔량 검출 장치이며, 슬레이브 장치(SC2)는 배터리(BAT)의 온도를 검출하는 온도 센서이다. 호스트 장치(HC)가 우선 슬레이브 장치(SC3)의 인증 ID 기능을 갖는 장치와 통신을 행한다고 가정한다. 이 경우, 프리앰블 후의 슬레이브 장치(SC3)에 3의 ID를 입력한다. 슬레이브 장치(SC3)가 프리앰블 후의 이 ID가 자기를 가르키는 것으로 인식하면 , 단선의 전송로(4) 상에 응답 신호(ACK)를 돌려보낸다. 한편, 슬레이브 장치(SC1)와 슬레이브 장치(SC2)는 프리앰블 후의 ID가 자기를 가르키고 있지 않기 때문에, 상기 슬레이브 장치(SC1)와 슬레이브 장치(SC2)는 응답 신호(ACK)를 돌려보내지 않는다.
호스트 장치(HC)가 슬레이브 장치(SC3)로부터 응답 신호(ACK)가 되돌아온 것을 확인하면, 호스트 장치(HC)는 슬레이브 장치(SC3)에 인증 ID 디바이스가 있는 것을 인식할 수 있고, 상기 호스트 장치(HC)는 이 인증 ID 디바이스와의 통신을 시작한다. 호스트 장치(HC)는 마스터측 송수신 회로(2), 전송로(4) 및 슬레이브측 송수신 회로(SL3)를 통해 슬레이브 장치(SC3)의 인증 ID 디바이스에 대하여 특정 코 드를 송신한다.
슬레이브 장치(SC3)의 인증 ID 디바이스는 호스트 장치(HC)로부터 받은 특정 코드를 수신하면, 이 코드를 암호화하여 이 암호화된 코드를 호스트 장치(HC)로 되돌려 보낸다.
마스터측 송수신 회로(2)는 슬레이브 장치(SC3)로부터 수신한 암호화된 코드를 호스트 장치(HC)로 보낸다.
호스트 장치(HC)는 이 암호 코드를 해독함으로써, 전지 패키지에 있는 인증 ID 디바이스가 미리 정해진 디바이스인 것을 인증할 수 있다.
슬레이브 장치(SC1)로부터 전지 잔량을 알 때나, 슬레이브 장치(SC2)로부터 온도 정보를 조사할 때도 동일한 프로토콜을 사용함으로써 통신할 수 있다.
한편, 임의의 슬레이브 장치(SCk)에 대한 인증은 단선 버스인 전송로(4)를 사용하여 수행한다. 마스터측 송수신 회로(2)는 호스트 장치(HC)로부터 클록 신호 TCLK가 공급되면 클록 동작의 시작을 검출하여 자동적으로 인증 동작을 시작한다. 호스트 장치(HC)로부터 직렬 통신 장치(1)를 통해 특정한 신호를 슬레이브 장치(SCk)에 송신하면, 슬레이브 장치(SCk)는 이 특정 신호에 기초하여 암호키를 작성한다. 슬레이브 장치(SCk)는 작성한 암호키를 직렬 통신 장치(1)를 통해 호스트 장치(HC)에 회신한다.
도 4는 인증 처리 중에 플래그(F)의 상태 예를 도시하는 파형도이다.
도 4에 도시한 바와 같이, 호스트 장치(HC)는 슬레이브 장치(SCk)로부터 받은 신호를 해독하고, 인증이 일치하면 내부의 플래그(F)를 하이 레벨로 설정하며, 클록 신호 TCLK의 공급을 정지하여 마스터측 송수신 회로(2)를 리셋하고, 인증을 행하는 시퀀스가 종료한다.
다음의 인증 확인을 행하고 싶은 경우에는, 호스트 장치(HC)는 클록 신호 TCLK를 공급하면, 자동적으로 인증 동작이 재개된다.
한편, 호스트 장치(HC)는 슬레이브 장치(SCk)로부터 받은 신호를 해독하고, 인증 결과가 일치하지 않으면 내부의 플래그(F)를 하이 레벨로 설정하지 않으며, 소정 시간이 경과하면, 인증 실패로서 클록 신호 TCLK의 공급을 정지한다. 이 경우에서도, 호스트 장치(HC)는 마스터측 송수신 회로(2)를 리셋하고, 다음에 인증 동작의 시작을 인식하면, 재차 슬레이브 장치와의 인증 동작을 수행한다.
다음에, 도 5는 마스터측 송수신 회로(2)의 회로예를 도시한 도면이다.
도 5에서의 마스터측 송신 회로(11)는 호스트 장치(HC)로부터 출력 데이터 신호 DHo와 클록 신호 TCLK가 입력되어 있고, 출력 데이터 신호 DHo에 따른 직렬 데이터 신호(DATA)를 생성하여 전송로(4)에 출력한다. 클록 신호 TCLK는 예컨대 출력 데이터 신호 DHo의 출력 타이밍의 2 배의 주파수이며, 출력 데이터 신호 DHo에 동기하고 있다.
마스터측 송신 회로(11)는 클록 신호 TCLK를 소정 시간 T2만큼 지연시켜서 이 지연된 신호를 출력하는 T2 지연 회로(21)와; 상기 T2 지연 회로(21)의 출력 신호 S1을 소정 시간 T1만큼 더 지연시켜서 이 지연된 신호를 출력하는 T1 지연 회로(22)와; 상기 T2 지연 회로(21)의 출력 신호 S1 및 이 T1 지연 회로(22)의 출력 신호 S2로부터 중첩 펄스 신호(S3)를 생성하여 출력하는 펄스 생성 회로(23)와; 출력 데이터 신호 DHo, 이 펄스 생성 회로(23)로부터의 펄스 신호(S3) 및 클록 신호 TCLK로부터 출력 데이터 신호 DHo에 따른 직렬 데이터 신호(DATA)를 생성하여 전송로(4)에 송신하는 출력 신호 생성 회로(24)로 구성되어 있다.
또한, 마스터측 송신 회로(11)는 제1 송신 회로를, T2 지연 회로(21)는 제1의 T2 지연 회로를, T1 지연 회로(22)는 제1의 T1 지연 회로를, 펄스 생성 회로(23)는 제1 중첩 펄스 생성 회로를, 출력 신호 생성 회로(24)는 제1 출력 신호 생성 회로에 각각 대응하고 있다.
T2 지연 회로(21)는 버퍼(30)로 구성되어 있다. 버퍼(30)의 입력단에는 클록 신호 TCLK가 입력되고, 버퍼(30)는 입력된 클록 신호 TCLK를 시간 T2만큼 지연시켜서 생성한 신호 S1을 T1 지연 회로(22) 및 펄스 생성 회로(23)에 각각 출력한다. 지연 시간 T2는 버퍼(30)의 임계치 전압으로 결정된다.
T1 지연 회로(22)는 직렬 접속되어 있는 버퍼(31) 및 인버터(32)로 구성되어 있다. T2 지연 회로(21)의 출력 신호 S1은 버퍼(31) 및 인버터(32)의 직렬 회로에서 시간 T1만큼 지연되는 동시에 신호 레벨이 반전되어 획득된 신호 S2를 펄스 생성 회로(23)에 출력된다.
펄스 생성 회로(23)는 AND 회로(33)로 구성되어 있다. AND 회로(33)의 한쪽 입력단에는 T2 지연 회로(21)로부터의 출력 신호 S1이 입력되고, AND 회로(33)의 다른쪽 입력단에는 T1 지연 회로(22)의 출력 신호 S2가 입력되어 있다. AND 회로(33)의 출력단으로부터는 클록 신호 TCLK의 상승 에지로부터 시간 T2 경과한 위치에 펄스 폭 T1의 로우 레벨의 펄스를 발생시키기 위한 중첩 펄스 신호 S3이 출력된 다.
출력 신호 생성 회로(24)는 3 입력 단자의 AND 회로(34), ExNOR(배타적 NOR)회로(35), OR 회로(36), PMOS 트랜지스터(37), NMOS 트랜지스터(38), AND 회로(39), 버퍼(40, 41) 및 인버터(42)로 구성되어 있다.
AND 회로(34)의 3개의 입력단에는 호스트 장치(HC)로부터의 출력 데이터 신호 DHo, AND 회로(33)로부터의 펄스 신호 S3 및 마스터측 수신 회로(12)로부터의 신호 S4가 각각 대응하여 입력되어 있다.
ExNOR 회로(35)의 한쪽 입력단에는 클록 신호 TCLK가 입력되고, ExNOR 회로(35)의 다른쪽 입력단에는 AND 회로(34)의 출력 신호 S5가 입력되며, 출력 신호 S6은 PMOS 트랜지스터(37)의 게이트에 입력된다.
한편, AND 회로(39)의 한쪽 입력단에는 클록 신호 TCLK의 신호 레벨을 인버터(42)에 의해 반전시킨 신호가 입력되고, AND 회로(39)의 다른쪽 입력단에는 클록 신호 TCLK를 버퍼(40 및 41)의 직렬 회로로 지연시킨 신호가 입력되어 있다.
AND 회로(39)의 출력 신호 S8은 OR 회로(36)의 한쪽 입력단에 입력되고, OR 회로(36)의 다른쪽 입력단에는 AND 회로(34)의 출력 신호 S5가 입력되어 있다.
OR 회로(36)의 출력 신호 S7은 NMOS 트랜지스터(38)의 게이트에 입력되어 있다. 전원 전압(Vdd)과 접지 전압 사이에는 PMOS 트랜지스터(37) 및 NMOS 트랜지스터(38)가 직렬로 접속되고, PMOS 트랜지스터(37)와 NMOS 트랜지스터(38)의 접속부는 전송로(4)에 접속되어 있다.
다음에, 도 5에서의 마스터측 수신 회로(12)는 전송로(4)로부터 입력된 직렬 데이터 신호(DATA)로부터 입력 데이터 신호 DHi를 추출하여, 그 추출된 신호를 입력 데이터 신호 DHi로서 호스트 장치(HC)에 출력한다.
도 5에서의 마스터측 수신 회로(12)는 직렬 데이터 신호(DATA)를 증폭시켜서 증폭된 신호를 출력하는 버퍼(41)와, 버퍼(41)의 출력 신호 S11을 소정 시간 T4만큼 지연시킨 후, 신호 레벨을 반전시켜 출력하는 T4 지연 회로(42)와, T4 지연 회로(42)의 출력 신호 S4를 소정 시간만큼 지연시켜서 얻어진 신호를 출력하는 입력 신호 지연 회로(43)와, 버퍼(41)의 출력 신호 S11로부터 데이터 신호를 추출하여 그 데이터 신호를 입력 데이터 신호 DHi로서 호스트 장치(HC)에 출력하는 데이터 추출 회로(44)와, 데이터 추출 회로(44)에 대하여 초기화를 행하는 초기화 회로(45)로 구성되어 있다.
또한, 마스터측 수신 회로(12)는 제1 수신 회로를, T4 지연 회로(42)는 제1의 T4 지연 회로를, 입력 신호 지연 회로(43)는 제1 입력 신호 지연 회로를, 데이터 추출 회로(44)는 제1 데이터 추출 회로부에 대응하고 있다.
T4 지연 회로(42)는 저항(51), 콘덴서(52) 및 인버터(53)로 구성되어 있다. 저항(51)의 일단과 접지 전압 사이에는 콘덴서(52)가 접속되어 있고, 저항(51)의 타단에는 버퍼(41)의 출력 신호 S11이 입력되어 있다. 또한, 저항(51)과 콘덴서(52)의 접속부는 인버터(53)의 입력단에 접속되어 있다. 저항(51)과 콘덴서(52)의 접속부의 신호를 S12로 나타낸다.
입력 신호 지연 회로(43)는 직렬로 접속된 버퍼(54, 55)로 구성되고, 버퍼(54)의 입력단에는 T4 지연 회로(42)의 출력 신호 S4가 입력되며, 버퍼(55)의 출력 단으로부터 지연된 신호 S13이 출력된다.
데이터 추출 회로(44)는 인버터(56) 및 D 플립플롭(57, 58)으로 구성되어 있다. 인버터(56)는 신호 S11의 신호 레벨을 반전시켜 D 플립플롭(57)의 클록 신호 입력단 CK에 입력되어 있다. D 플립플롭(57)에서, 데이터 입력단 D에는 반전 출력단 QB가 접속되고, 이 접속부는 D 플립플롭(58)의 데이터 입력단 D에 접속되어 있다. D 플립플롭(58)에서, 클록 신호 입력단 CK에는 입력 신호 지연 회로(43)의 출력 신호 S13이 입력되고, 출력단 Q로부터 호스트 장치(HC)에 입력 데이터 신호 DHi를 출력한다. 또한, D 플립플롭(57)의 리셋 신호 입력단 R에는 초기화 회로(45)로부터의 출력 신호 S14가 입력되고, D 플립플롭(58)의 리셋 신호 입력단 R에는 호스트 장치(HC)로부터의 파워 온 리셋 신호 RES1이 입력되어 있다.
초기화 회로(45)는 인버터(59), OR 회로(60) 및 AND 회로(61)로 구성되어 있다.
OR 회로(60)의 한쪽 입력단에는 출력 신호 S13의 신호 레벨을 인버터(59)로 반전시킨 신호가 입력되고, OR 회로(60)의 다른쪽 입력단에는 신호 S4가 입력되어 있다.
AND 회로(61)의 한쪽 입력단에는 OR 회로(60)의 출력 신호가 입력되고, AND 회로(61)의 다른쪽 입력단에는 호스트 장치(HC)로부터의 파워 온 리셋 신호 RES1이 입력되며, AND 회로(61)의 출력단은 D 플립플롭(57)의 리셋 신호 입력단 R에 접속되어 있다.
다음에, 도 6은 슬레이브측 송수신 회로(SLk)의 회로예를 도시한 도면이다. 또한, 다른 슬레이브측 송수신 회로의 경우도 슬레이브측 송수신 회로(SLk)와 동일하기 때문에 그 설명을 생략한다.
도 6에서, 슬레이브측 송신 회로(13)는 슬레이브 장치(SCk)로부터 출력 데이터 신호 DSo가 입력되어 있고, 출력 데이터 신호 DSo에 따른 직렬 데이터 신호(DATA)를 생성하여 전송로(4)에 출력한다.
슬레이브측 송신 회로(13)는 직렬 데이터 신호(DATA)를 소정 시간 T2만큼 지연시켜서 얻어진 신호를 출력하는 T2 지연 회로(71)와, 이 T2 지연 회로(71)의 출력 신호 S21을 소정 시간 T1만큼 더 지연시켜서 얻어진 신호를 출력하는 T1 지연 회로(72)와, T2 지연 회로(71)의 출력 신호 S21과 T1 지연 회로(72)의 출력 신호 S22로부터 펄스 신호 S23을 생성하여 출력하는 펄스 생성 회로(73)와, 출력 데이터 신호 DSo 및 펄스 생성 회로(73)의 출력 신호 S23로부터 출력 데이터 신호 DSo에 따른 직렬 데이터 신호(DATA)를 생성하여 이 직렬 데이터 신호(DATA)를 전송로(4)에 출력하는 출력 신호 생성 회로(74)로 구성되어 있다.
여기서, 슬레이브측 송신 회로(13)는 제2 송신 회로를, T2 지연 회로(71)는 제2의 T2 지연 회로를, T1 지연 회로(72)는 제2의 T2 지연 회로를, 펄스 생성 회로(73)는 제2 펄스 생성 회로를, 출력 신호 생성 회로(74)는 제2 출력 신호 생성 회로에 대응하고 있다.
또한, T2 지연 회로(71)는 직렬로 접속된 버퍼(81, 82)로 구성되어 있다. 버퍼(82)의 입력단에는 직렬 데이터 신호(DATA)가 입력되고, 버퍼(81)의 출력단으로부터는 입력된 직렬 데이터 신호(DATA)를 시간 T2만큼 지연시켜서 생성한 신호 S21 이 출력된다.
T1 지연 회로(72)는 버퍼(83) 및 인버터(84)로 구성되어 있다. T2 지연 회로(71)의 출력 신호 S21은 버퍼(83) 및 인버터(84)의 직렬 회로에 의해 시간 T1만큼 지연되는 동시에 신호 레벨이 반전되어 생성된 신호 S22는 펄스 생성 회로(73)에 출력된다.
펄스 생성 회로(73)는 NOR 회로(85)로 구성되어 있다. NOR 회로(85)의 한쪽 입력단에는 T2 지연 회로(71)로부터의 출력 신호 S21이 입력되고, NOR 회로(85)의 다른쪽 입력단에는 T1 지연 회로(72)의 출력 신호 S22가 입력되어 있다. NOR 회로(85)의 출력단으로부터는 직렬 데이터 신호(DATA)의 하강 에지로부터 시간 T2가 경과한 위치에 펄스 폭 T1의 하이 레벨의 펄스를 발생시키기 위한 펄스 신호 S23이 출력된다.
출력 신호 생성 회로(74)는 3개의 입력단을 갖는 AND 회로(86), 인버터(87, 95), 버퍼(88-91, 94), PMOS 트랜지스터(92), NMOS 트랜지스터(93) 및 D 플립플롭(96)으로 구성되어 있다.
AND 회로(86)의 3개의 입력단에는 슬레이브 장치(SCk)로부터의 출력 데이터 신호 DSo에 상당하는 신호 S25, NOR 회로(85)로부터의 출력 신호 S23 및 슬레이브측 수신 회로(14)로부터의 신호 S32가 각각 대응하여 입력되어 있다.
AND 회로(86)의 출력 신호 S24는 인버터(87)에 의해 신호 레벨이 반전되고 신호 S27로서 PMOS 트랜지스터(92)의 게이트에 입력되어 있다. 또한, AND 회로(86)의 출력 신호 S24는 직렬로 접속된 버퍼(88-91)에 의해 지연되고 지연 신호 S28로 서 NMOS 트랜지스터(93)의 게이트에 입력되어 있다.
전원 전압(Vdd)와 접지 전압 사이에는 PMOS 트랜지스터(92) 및 NMOS 트랜지스터(93)가 직렬로 접속되고, PMOS 트랜지스터(92)와 NMOS 트랜지스터(93)의 접속부는 전송로(4)에 접속되어 있다.
또한, 신호 S28은 버퍼(94) 및 인버터(95)의 직렬 회로를 통해 D 플립플롭(96)의 리셋 신호 입력단 R에 입력되어 있다.
D 플립 플롭(96)에서, 데이터 입력단 D에는 슬레이브 장치(SCk)로부터의 출력 데이터 신호 DSo가 입력되고, 클록 신호 입력단 CK에는 T2 지연 회로(71)의 출력 신호 S21이 입력되어 있다. D 플립플롭(96)은 출력단 Q로부터 AND 회로(86)에 대응하는 입력단에 출력 신호 S25를 출력한다.
다음에, 도 6에서의 슬레이브측 수신 회로(14)는 전송로(4)로부터 입력된 직렬 데이터 신호(DATA)로부터 데이터를 추출하여 그 추출된 신호를 입력 데이터 신호 DSi로서 슬레이브 장치(SCk)에 출력한다.
도 6에서 슬레이브측 수신 회로(14)는 직렬 데이터 신호(DATA)를 소정 시간 T4만큼 지연시켜서 생성된 신호를 출력하는 T4 지연 회로(101)와, T4 지연 회로(101)의 출력 신호 S32를 소정 시간만큼 지연시켜서 생성된 신호를 출력하는 입력 신호 지연 회로(102)와, T2 지연 회로(71)의 출력 신호 S21로부터 데이터 신호를 추출하여 그 데이터 신호를 입력 데이터 신호 DSi로서 슬레이브 장치(SCk)에 출력하는 데이터 추출 회로(103)와, 데이터 추출 회로(103)에 대하여 초기화를 행하는 초기화 회로(104)로 구성되어 있다.
또한, T4 지연 회로(101)는 제2의 T4 지연 회로를, 입력 신호 지연 회로(102)는 제2 입력 신호 지연 회로를, 데이터 추출 회로(103)는 제2 데이터 추출 회로에 대응하고 있다.
T4 지연 회로(101)는 저항(111), 콘덴서(112) 및 버퍼(113)로 구성되어 있다. 저항(111)의 일단과 접지 전압 사이에는 콘덴서(112)가 접속되어 있고, 저항(111)의 타단에는 직렬 데이터 신호(DATA)가 입력되어 있다. 또한, 저항(111)과 콘덴서(112)의 접속부는 버퍼(113)의 입력단에 접속되어 있다. 저항(111)과 콘덴서(112)의 접속부의 신호를 S31로 나타낸다.
입력 신호 지연 회로(102)는 직렬로 접속된 버퍼(114, 115)로 구성되고, 버퍼(114)의 입력단에는 T4 지연 회로(101)의 출력 신호 S32가 입력되며, 버퍼(115)의 출력단으로부터 지연된 신호 S33이 출력된다.
데이터 추출 회로(103)는 D 플립플롭(116, 117)으로 구성되어 있다. D 플립플롭(116)에서, 클록 신호 입력단 CK에는 T2 지연 회로(71)의 출력 신호 S21이 입력되고, 데이터 입력단 D에는 반전 출력단 QB가 접속되며, 이 접속부는 D 플립플롭(117)의 데이터 입력단 D에 접속되어 있다.
D 플립플롭(117)에서, 클록 신호 입력단 CK에는 입력 신호 지연 회로(102)의 출력 신호 S33이 입력되고, 출력단 Q로부터 슬레이브 장치(SCk)에 입력 데이터 신호 DSi를 출력한다. 또한, D 플립플롭(116)의 리셋 신호 입력단 R에는 초기화 회로(104)로부터의 출력 신호 S34가 입력되고, D 플립플롭(117)의 리셋 신호 입력단 R에는 파워 온 리셋 회로(도시 생략)로부터의 파원 온 리셋 신호 RES2가 입력되어 있다.
초기화 회로(104)는 인버터(118), OR 회로(119) 및 AND 회로(120)로 구성되어 있다.
OR 회로(119)의 한쪽 입력단에는 출력 신호 S33의 신호 레벨을 인버터(118)에 의해 반전시킨 신호가 입력되고, OR 회로(119)의 다른쪽 입력단에는 T4 지연 회로(101)의 출력 신호 S32가 입력되어 있다.
AND 회로(120)의 한쪽 입력단에는 OR 회로(119)의 출력 신호가 입력되고, AND 회로(120)의 다른쪽 입력단에는 파워 온 리셋 신호 RES2가 입력되며, AND 회로(120)의 출력단은 D 플립플롭(116)의 리셋 신호 입력단 R에 접속되어 있다.
이러한 구성에서, 직렬 통신 장치(1)에 의해 행해지는 통신 방법에 관해서 좀더 상세히 설명한다.
직렬 통신 장치(1)에서는 클록 신호 TCLK 중에 펄스 신호를 중첩시키고, 이 펄스 신호의 유무에 의해 신호 데이터의 값을 나타내도록 하고 있다.
도 7의 (a) 내지 (e)는 직렬 통신 장치(1)에 의한 통신의 파형 예를 도시한 도면이다.
단선 통신으로 통신하는 신호로서는 마스터측 송수신 회로(2)로부터의 클록 신호 TCLK의 공급, 마스터측 송수신 회로(2)로부터 슬레이브측 송수신 회로(SLk)로의 데이터 전송, 슬레이브측 송수신 회로(SLk)로부터 마스터측 송수신 회로(2)로의 데이터 전송이 있다.
직렬 통신 장치(1)는 호스트 장치(HC)로부터 공급되는 클록 신호 TCLK에 마 스터측 송수신 회로(2) 또는 슬레이브측 송수신 회로(SLk)가 데이터 신호를 부가하여 통신을 행한다.
마스터측 송수신 회로(2)로부터 슬레이브측 송수신 회로(SLk)에 데이터를 전송하는 경우에는 클록 신호 TCLK의 하이 레벨측을 사용하고, 슬레이브측 송수신 회로(SLk)로부터 마스터측 송수신 회로(2)에 데이터를 전송하는 경우에는 클록 신호 TCLK의 로우 레벨측을 사용한다.
마스터측 송수신 회로(2)로부터 "1"의 데이터를 송신하는 경우에는 클록 신호 TCLK의 하이 레벨인 기간 중에, 클록 신호 TCLK의 상승으로부터 시간 T2 후에 펄스 폭 T1의 로우 레벨의 펄스를 삽입한다.
또한, 마스터측 송수신 회로(2)로부터 "0"의 데이터를 송신하는 경우에는 클록 신호 TCLK의 하이 레벨인 기간 중에 상기 로우 레벨의 중첩 펄스를 삽입하지 않도록 한다.
이와 마찬가지로, 슬레이브측 송수신 회로(SLk)로부터 마스터측 송수신 회로(2)에 "1"의 데이터를 송신하는 경우에는 클록 신호 TCLK의 로우 레벨인 기간 중에 클록 신호 TCLK의 하강으로부터 시간 T2 후에 펄스 폭 T1의 하이 레벨의 펄스를 삽입한다.
또한, 슬레이브측 송수신 회로(SLk)로부터 "0"의 데이터를 송신하는 경우에는 클록 신호 TCLK의 로우 레벨인 기간 중에 상기 하이 레벨의 펄스를 삽입하지 않도록 한다.
여기서, 시간 T1 내지 T4는 T1 < T2 < T4 < T3이면서, (T1 + T2) ≤ T4 < T3 의 관계가 성립하도록 설정된다.
이와 같이 하여, 직렬 통신 장치(1)는 전송로(4)를 통해 데이터를 전송한다.
마스터측 송수신 회로(2)와 슬레이브측 송수신 회로(SLk)는 1 개의 신호선인 전송로(4)에 대하여 각각 드라이브를 행하기 때문에, 이 드라이브를 동시에 행하면 과대한 전류가 흐르거나, 장치에 문제가 발생할 가능성이 있다.
이러한 문제를 방지하기 위해서, 마스터측 송수신 회로(2)가 신호를 전송로(4)에 출력할 때는 슬레이브측 송수신 회로(SLk)의 출력단을 항상 하이 임피던스 상태로 설정하여 상기 슬레이브측 송수신 회로(SLk)는 신호를 전송로(4)에 출력하지 않는 상태로 한다. 한편, 슬레이브측 송수신 회로(SLk)가 신호를 전송로(4)에 출력할 때는 마스터측 송수신 회로(2)의 출력단을 항상 하이 임피던스 상태로 설정하여 상기 마스터측 송수신 회로(2)는 신호를 전송로(4)에 출력하지 않는 상태로 한다.
여기서, 전송로(4)는 풀 다운 저항(5)에 의해 풀 다운되어 있다. 마스터측 송수신 회로(2)는 항상 클록 신호 TCLK가 하이 레벨일 때에 신호를 출력하도록 하고 있다. 여기서, 마스터측 송수신 회로(2)로부터 "1"의 데이터를 전송하는 경우, 즉 클록 신호 TCLK가 하이 레벨일 때에 로우 레벨의 중첩 펄스를 삽입하는 경우에는 클록 신호 TCLK가 하이 레벨 기간에 마스터측 송수신 회로(2)가 로우 레벨의 중첩 펄스를 삽입함으로써, 마스터측 송수신 회로(2)가 항상 전송로(4)를 드라이브하기 때문에, 마스터측 송수신 회로(2)와 슬레이브측 송수신 회로(SLk)가 동시에 전송로(4)를 드라이브하는 경우는 없다.
또한, 마스터측 송수신 회로(2)가 슬레이브측 송수신 회로(SLk)로부터 "1"의 데이터를 전송하는 경우, 전송로(4)는 풀 다운 저항(5)에 의해 풀 다운되어 있고, 마스터측 송수신 회로(2)는 전송로(5)를 드라이브하지 않는다. 이러한 이유로 인하여, 슬레이브측 송수신 회로(SLk)가 클록 신호 TCLK의 로우 레벨 기간에 하이 레벨의 중첩 펄스를 삽입하더라도, 마스터측 송수신 회로(2)와 슬레이브측 송수신 회로(SLk)가 동시에 전송로(4)를 드라이브하는 경우는 없다.
이와 같이 함으로써, 마스터측 송수신 회로(2)와 슬레이브측 송수신 회로(SLk)로부터 전송로(4)를 드라이브하더라도, 마스터측 송수신 회로(2)와 슬레이브측 송수신 회로(SLk)가 동시에 전송로(4)를 드라이브하지 않도록 할 수 있다.
또한, 마스터측 송수신 회로(2)는 클록 신호 TCLK가 하이 레벨인 기간에 로우 레벨의 중첩 펄스를 삽입하는 경우에는 전송로(4)를 항상 드라이브하고 있기 때문에, 전송로(4)의 상태를 가파르게 변화시킬 수 있다.
그러나, 마스터측 송수신 회로(2)의 출력단이 항상 하이 임피던스 상태가 되고, 풀 다운 저항(5)만으로 전송로(4)를 로우 레벨로 하려고 하면, 풀 다운 저항(5)의 저항값을 충분히 작게 하지 않으면 상승 파형이 매우 완만하게 되어 버린다. 그러나, 풀 다운 저항(5)의 저항값을 작게 하면, 마스터측 송수신 회로(2)가 전송로(4)를 하이 레벨로 하고 있는 동안, 풀 다운 저항(5)을 통해 관통 전류가 흐르고, 소비 전력이 커진다고 하는 문제가 발생한다.
이 문제를 방지하기 위해서, 전송로(4)가 로우 레벨이 되는 경우, 마스터측 송수신 회로(2)는 NMOS 트랜지스터(38)를 단시간만 온으로 하여 전송로(4)를 로우 레벨로 설정함으로써 가파른 파형을 작성할 수 있다.
이와 마찬가지로, 슬레이브측 송수신 회로(SLk)에 의해 클록 신호 TCLK가 로우 레벨 기간에 하이 레벨의 펄스 신호를 삽입하는 경우에도, 전송로(4)를 가파르게 하이 레벨로 하는 것은 간단하게 할 수 있지만, PMOS 트랜지스터(92)를 오프로 하는 것만으로는 전송로(4)의 신호 레벨의 하강이 풀 다운 저항(5)에 의한 전류 누설만큼 되기 때문에 완만하게 되어 버린다.
이러한 문제를 방지하기 위해서, 슬레이브측 송수신 회로(SLk)는 PMOS 트랜지스터(92)를 오프로 하면 NMOS 트랜지스터(93)를 단기간 온으로 한다. 이와 같이 함으로써, 가파른 펄스 파형을 생성할 수 있고, 고속 동작이 가능하게 된다. 또한, 풀 다운 저항(5)의 저항치도 크게할 수 있고, 전송로(4)상에서의 여분의 소비 전류를 저감시킬 수 있다.
도 5에서, 마스터측 송수신 회로(2)가 슬레이브측 송수신 회로(SLk)로 "1"의 데이터를 송신하는 경우, 출력 데이터 신호 DHo가 하이 레벨로 설정된다. 이 상태에서, 클록 신호 TCLK가 로우 레벨인 경우, 신호 S5는 로우 레벨로 되어 있고, 이러한 상태에서 클록 신호 TCLK가 입력되며, 클록 신호 TCLK의 상승에 의해 ExNOR 회로(35)의 입력단이 {1 ,0}이 되기 때문에, 신호 S6이 로우 레벨이 되어 PMOS 트랜지스터(37)가 온으로 되고, 직렬 데이터 신호(DATA)가 하이 레벨이 된다.
그 후, 클록 신호 TCLK가 버퍼(30)에 의해 시간 T2만큼 지연된 신호 S1의 하이 레벨이 전파되고, 이 신호 S1과, 신호 S1을 버퍼(31)와 인버터(32)에 의해 시간 T1 지연시킨 신호 S2로부터 AND 회로(33)에 의해 펄스 폭 T1의 중첩 펄스가 생성된 다. AND 회로(34)에 이 중첩 펄스가 전파되고, 이 펄스만큼 PMOS 트랜지스터(37)가 오프되어 NMOS 트랜지스터(38)가 온으로 되는 상태가 발생한다. 이에 따라, 직렬 데이터 신호(DATA)에서 클록 신호 TCLK의 하이 레벨 기간 중에 로우 레벨의 중첩 펄스가 삽입된다.
다음에, 마스터측 송수신 회로(2)가 "0"의 데이터를 송신하는 경우에는 출력 데이터 신호 DHo가 항상 로우 레벨이 되기 때문에, AND 회로(34)의 출력 신호 S5는 로우 레벨로 고정되고, 직렬 데이터 신호(DATA)에서 클록 신호 TCLK가 하이 레벨 기간 중에 로우 레벨의 중첩 펄스가 발생하는 경우는 없다.
클록 신호 TCLK가 로우 레벨로 하강하면, PMOS 트랜지스터(37)는 오프로 되기 때문에, 직렬 데이터 신호(DATA)는 풀 다운 저항(5)에 의해 천천히 하강한다. 슬레이브측 송수신 회로(SLk)는 신호 송신 기간 동안 클록 신호 TCLK의 하강으로부터 일정 시간 이내에 펄스를 발생시켜야 한다. 그러나, 클록 신호 TCLK의 하강 파형이 완만해져 있으면, 슬레이브측 송수신 회로(SLk)로부터의 펄스 발생이 불가능한 경우가 발생하기 때문에, 클록 신호 TCLK의 하강이 가파르게 되도록 해야 한다.
AND 회로(39), 버퍼(40, 41) 및 인버터(42)는 클록 신호 TCLK의 하강시에 펄스를 발생시키는 회로를 형성하고 있고, 클록 신호 TCLK가 하강하면 하이 레벨의 펄스 신호를 OR 회로(36)에 출력한다.
OR 회로(36)는 AND 회로(39)로부터 하이 레벨의 펄스 신호가 입력되면, 이 펄스 신호가 하이 레벨인 기간에만 NMOS 트랜지스터(38)를 온으로 한다. 이에 따라, 전송로(4)는 신속하게 로우 레벨로 하강하게 되고, 마스터측 송수신 회로(2)로 부터 출력된 직렬 데이터 신호(DATA)에서 상승 및 하강의 모든 것이 가파른 파형이 된다.
다음에, 슬레이브측 송수신 회로(SLk)로부터 데이터 송신되는 경우에 관해서 설명한다.
도 6에 도시된 슬레이브측 송수신 회로(SLk)에서 마스터측 송수신 회로(2)로부터 전송로(4)를 통해 직렬 데이터 신호(DATA)가 공급된다.
직렬 데이터 신호(DATA)는 T2 지연 회로(71)의 버퍼(81, 82)로 지연 시간 T2만큼 지연되어 신호 S21로서 출력된다.
신호 S21은 버퍼(83) 및 인버터(84)에 의해 추가로 지연되어 반전된 후, NOR 회로(85)에 의해 클록 신호 TCLK의 하강으로부터 시간 T2가 경과된 후에 시간 T1의 펄스 폭을 갖은 중첩 펄스 신호가 출력 신호 S23으로서 AND 회로(86)의 입력단에 공급된다.
슬레이브 장치(SCk)로부터의 출력 데이터 신호 DSo는 D 플립플롭(96)의 클록 신호 입력단 CK에 입력된 신호 S21의 상승시에 래치된다. T4 지연 회로(101)의 저항(111), 용량(112) 및 인버터(113)는 전송로(4)로부터 공급된 클록 신호 TCLK를 지연 시간 T4만큼 지연시켜서 신호 S32를 생성한다. 이 신호 S32도 AND 회로(86)의 대응하는 입력단에 출력된다.
AND 회로(86)는 NOR 회로(85)로부터의 클록 신호 TCLK의 하강으로부터 지연 시간 T2가 경과한 후에 펄스 폭 T1의 중첩 펄스 신호가 입력되면서, 출력 데이터 신호 DSo가 하이 레벨이고, 또한 클록 신호 TCLK의 하강으로부터 시간 T4 이하일 때에 NOR 회로(85)로부터 입력된 펄스 신호 S23을 신호 S24로서 출력한다. 이 펄스 신호 S24가 발생하면, PMOS 트랜지스터(92)가 온으로 되고, PMOS 트랜지스터(92)는 전송로(4)가 하이 레벨이 되도록 드라이브한다. 신호 S24가 T1 시간 경과하여 하강하면, PMOS 트랜지스터(92)는 오프되고, 전송로(4)는 하이 임피던스 상태로 되며, 풀 다운 저항(5)에 의해 천천히 로우 레벨로 내려간다.
그러나, 이 메카니즘에 의해서는 고속 동작이 불가능하기 때문에, AND 회로(86)로부터의 펄스 신호 S24는 버퍼(88-91)에 의해 지연되어 NMOS 트랜지스터(93)의 게이트에 공급된다. 버퍼(88-91)에 의해 지연된 신호 S28은 PMOS 트랜지스터(92)가 오프 상태가 된 후, NMOS 트랜지스터(93)를 온으로 함으로써, 전송로(4)를 신속하게 로우 레벨로 하강시키기 위해 사용된다. 신호 S28은 펄스 신호이기 때문에, 전송로(4)가 로우 레벨이 된 후, NMOS 트랜지스터(93)는 오프로 되어 하이 임피던스 상태가 되지만, 전송로(4)는 풀 다운 저항(5)에 의해 로우 레벨로 고정된다.
다음에, 마스터측 송수신 회로(2)로부터 송신된 신호를 슬레이브측 송수신 회로(SLk)에서 수신하는 처리 동작에 관해서 설명한다.
마스터측 송신 회로(11)로부터 전송로(4)에 직렬 데이터 신호(DATA)가 출력된 경우, 슬레이브측 수신 회로(14)는 전송로(4)로부터 송신된 직렬 데이터 신호(DATA)가 T2 지연 회로(71)에 의해 지연되어 신호 S21이 생성된다. 상기 T2 지연 회로(71)에 의해 지연되어 출련된 신호 S21은 D 플립플롭(96)의 클록 신호 입력단 CK에 입력된다.
마스터측 송신 회로(11)로부터 전송로(4)에 "1"의 데이터를 도시하는 직렬 데이터 신호(DATA)가 출력되어 있는 경우, 직렬 데이터 신호(DATA)의 상승 후에 짧은 로우 레벨의 중첩 펄스가 삽입되어 있기 때문에, 직렬 데이터 신호(DATA)의 상승과, 펄스 폭 T1의 로우 레벨의 중첩 펄스의 상승의 2 회의 상승 에지가 공급된다.
D 플립플롭(96)이 클록 신호 입력단 CK에 입력된 신호의 상승에 의해 출력 신호가 반전되는 구성으로 되어 있고, 클록 신호 입력단 CK에 입력된 신호의 상승 에지를 2 회 수신하면, 출력 신호는 2회 반전되어 최초의 신호 레벨 상태로 복귀한다.
전송로(4)로부터 입력된 직렬 데이터 신호(DATA)는 T4 지연 회로(101)에 의해 지연 시간 T4만큼 지연되고, 또한 입력 신호 지연 회로(102)에 의해 지연되어, D 플립플롭(117)의 클록 신호 입력단 CK에 입력되어 있다.
D 플립플롭(117)의 데이터 입력단 D에 입력되는 신호는 D 플립플롭(116)의 반전 출력 신호이며, D 플립플롭(116)의 반전 출력 신호가 로우 레벨인, 즉 D 플립플롭(116)의 클록 신호 입력단 CK에 입력되어 있는 신호 S21의 상승을 2 회 검출하면, 그 신호 수신에 응답해서 하이 레벨의 데이터 입력 신호 DSi를 출력한다.
마스터측 송신 회로(11)로부터의 신호로서 전송로(4)에 중첩 펄스가 공급되어 있지 않은 경우, 즉 마스터측 송신 회로(11)로부터 전송로(4)에 "0"의 데이터를 나타내는 직렬 데이터 신호(DATA)가 출력되면, D 플립플롭(116)의 클록 신호 입력단 CK에는 신호 레벨의 상승이 1 회밖에 공급되지 않기 때문에, D 플립플롭(116)으 로부터의 반전 출력 신호는 로우 레벨이 된다. 그 때문에, D 플립플롭(117)으로부터는 로우 레벨의 입력 데이터 신호 DSi가 출력된다. D 플립플롭(116)은 토글이기 때문에, 반전 출력 신호의 신호 레벨의 초기 상태가 일단 반전되어 버리면, 그 이후의 입력 데이터 신호 DSi가 모두 반전될 위험이 있다. 이러한 위험성을 방지하기 위해, D 플립플롭(116)은 D 플립플롭(117)에 데이터를 공급한 후, 초기화 회로(104)에 의해 항상 리셋 동작이 행해지고, 초기 상태를 보상하도록 하고 있다.
직렬 데이터 신호(DATA)는 T4 지연 회로(101)에 의해 지연 시간 T4만큼 지연되어 신호 S32가 된다. 이 신호 S32는 입력 신호 지연 회로(102)에 의해 지연되어 신호 S33이 되고, 이 신호 S33은 D 플립플롭(117)의 클록 신호 입력단 CK에 입력되며, D 플립플롭(116)의 출력 신호의 전송에 사용된다.
또한, 초기화 회로(104)는 신호 S33로부터 리셋 펄스 신호 S34를 생성하여 이 리셋 펄스 신호 S34를 D 플립플롭(116)의 리셋 신호 입력단 R에 입력된다. 이 때문에, D 플립플롭(116)은 D 플립플롭(117)에 데이터 전송 후, 초기화 회로(104)에 의해 리셋이 행해지게 되고, 초기 상태가 보증된다.
도 8의 (a) 내지 (j)에는 마스터측 송신 회로(11)에 데이터 "1"이 송신되는 처리를 예시하는 도 5 및 도 6의 각 파형예에 대응하는 타이밍 차트를 도시하고 있다.
도 8의 (a) 내지 (j)에 예시된 바와 같이, D 플립플롭(116)의 반전 출력 신호 S35는 초기화 회로(104)로부터의 리셋 펄스 신호 S34에 의해 처음에는 하이 레벨로 설정되어 있다.
D 플립플롭(116)의 클록 신호 입력단 CK에 입력되는 신호 S21은 직렬 데이터 신호(DATA)가 T2 지연 회로(71)를 통과하여 만들어진다. 이 때문에, D 플립플롭(116)의 반전 출력 신호 S35는 직렬 데이터 신호(DATA)의 신호 레벨의 상승에 의해 반전한다. 직렬 데이터 신호(DATA)에 "1"의 데이터가 부가되어 있는 경우, 직렬 데이터 신호(DATA)의 상승으로부터 시간 T2 후에 펄스 폭 T1의 중첩 펄스가 삽입되어 있다.
이 때문에, D 플립플롭(116)의 반전 출력 신호 S35는 상기 중첩 펄스의 상승에 의해 재차 반전되고, D 플립플롭(116)의 반전 출력 신호 S35는 하이 레벨로 복귀한다. 그 후, 직렬 데이터 신호(DATA)의 상승에 의해 지연시킨 신호 S33의 상승에서, D 플립플롭(117)이 D 플립플롭(116)의 반전 출력 신호 S35를 래치함으로써, 마스터측 송신 회로(11)로부터의 "1"의 데이터가 전파한 것으로 된다.
다음에, 도 9의 (a) 내지 (j)는 마스터측 송신 회로(11)로부터 전파하는 데이터가 "0"인 처리 과정을 예시하는 타이밍 차트를 도시한다.
도 9의 (a) 내지 (j)에 예시된 바와 같이, 마스터측 송신 회로(11)로부터의 데이터가 "0"인 경우, 직렬 데이터 신호(DATA)의 하이 레벨 기간에 로우 레벨의 중첩 펄스가 삽입되어 있지 않다. 이 때문에, D 플립플롭(116)의 반전 출력 신호 S35는 직렬 데이터 신호(DATA)의 상승에 의해 반전하여 로우 레벨이 된다. 이 상태에서 직렬 데이터 신호(DATA)를 지연시킨 신호 S33이 상승하는 것에 의해, D 플립플롭(117)이 신호 S35의 로우 레벨을 래치함으로써, 마스터측 송신 회로(11)로부터의 "0"의 데이터가 전파된다.
이 상태로 해 두면, D 플립플롭(116)의 반전 출력 신호 S35가 로우 레벨 상태에서 다음의 직렬 데이터 신호(DATA)의 상승을 수신하게 되고, 마스터측 송신 회로(11)로부터의 데이터가 정확히 전파되지 않게 된다. 이 때문에, D 플립플롭(117)을 래치시킨 후, 리셋 펄스(S34)를 작성하고, D 플립플롭(116)은 이 리셋 펄스(S34)에 의해 반전 출력 신호 S35를 초기 상태의 하이 레벨로 한다. 이와 같이 함으로써, 각 사이클마다 마스터측 송신 회로(11)로부터의 직렬 데이터 신호(DATA)를 정확히 전파할 수 있다.
다음에, 슬레이브측 송수신 회로(SLk)로부터 마스터측 송수신 회로(2)에 데이터를 송신하는 경우에 관해서 설명한다.
슬레이브측 송수신 회로(SLk)로부터 마스터측 송수신 회로(2)로 데이터를 송신하는 경우, 슬레이브측 송수신 회로(SLk)는 마스터측 송수신 회로(2)로부터 입력된 직렬 데이터 신호(DATA)를 클록 신호로서 사용한다. 슬레이브측 송수신 회로(SLk)로부터 데이터를 송신하는 경우, 직렬 데이터 신호(DATA)에서의 클록 신호 TCLK의 하강에 상당하는 하강을 검출한 후, 하이 레벨의 펄스를 발생시킨다.
도 10의 (a) 내지 (m)은 슬레이브측 송수신 회로(SLk)로부터 데이터 "1"을 송신하는 처리 과정을 예시하는 타이밍 차트를 도시하고 있다.
이 도 10의 (a) 내지 (m)에 예시된 바와 같이, 슬레이브측 송수신 회로(SLk)로부터 마스터측 송수신 회로(2)에 "1"의 데이터를 송신하는 경우에는, 클록 신호 TCLK가 로우 레벨인 기간에 하이 레벨의 펄스를 삽입하게 된다.
도 11의 (a) 내지 (m)은 슬레이브측 송수신 회로(SLk)에 의해 "0"의 데이터 를 송신하는 처리 과정을 예시하는 타이밍 차트를 도시하고 있다.
이 도 11의 (a) 내지 (m)에 예시된 바와 같이, 슬레이브측 송수신 회로(SLk)로부터 마스터측 송수신 회로(2)로 "0"의 데이터를 송신하는 경우, 클록 신호 TCLK의 로우 레벨에 대응하는 렬 데이터 신호(DATA)가 로우 레벨일 때에 하이 레벨의 중첩 펄스를 삽입하게 된다.
슬레이브측 송수신 회로(SLk)가 마스터측 송수신 회로(2)로 데이터를 송신하는 경우, 전송로(4)가 로우 레벨에 있을 때 하이 레벨의 중첩 펄스를 삽입하게 된다. 그러나, 이 상태에서 마스터측 송수신 회로(2)로부터는 전송로(4)를 구동하지 않는 상태, 즉 PMOS 트랜지스터(37) 및 NMOS 트랜지스터(38)가 모두 오프되어 있는 하이 임피던스 상태이기 때문에, 데이터의 충돌이 발생하는 경우는 없다.
도 10에서, 직렬 데이터 신호(DATA)의 상승에 의해 출력 데이터 신호 DSo를 D 플립플롭(96)에 래치한다. 이것은 후술하겠지만, 슬레이브측 송수신 회로(SLk)에 의해 직렬 데이터 신호(DATA)에 중첩 펄스를 삽입한 경우, 이 중첩 펄스의 하강을 트리거로 하고, 슬레이브측 송수신 회로(SLk)가 잘못되어 재차 펄스 송신을 시작하는 것을 막기 위해서이다.
출력 데이터 신호 DSo가 하이 레벨인 경우, 직렬 데이터 신호(DATA)의 상승에 의해 하이 레벨 신호가 D 플립플롭(96)에 래치되고, D 플립플롭(96)의 출력 신호 S25는 하이 레벨이 된다. 직렬 데이터 신호(DATA)가 하강하여 시간 T2 후에, NOR 회로(85)로부터 펄스 폭 T1의 중첩 펄스가 출력된다.
슬레이브 장치(SCk)로부터의 출력 데이터 신호에 상당하는 신호 S25와, NOR 회로(85)로부터 출력된 중첩 펄스 신호 S23 및 직렬 데이터 신호(DATA)를 지연 시간 T4만큼 지연시킴으로서 생성된 신호 S32는 AND 회로(86)의 각 입력단에 대응하여 입력되어 있다.
직렬 데이터 신호(DATA)가 로우 레벨로 하강시에 D 플립플롭(96)의 신호 S25가 하이 레벨이면, PMOS 트랜지스터(37)가 온으로 되어 전송로(4)에 하이 레벨의 펄스를 출력한다. 이 펄스는 시간 T1 후에 로우 레벨로 복귀하고, PMOS 트랜지스터(37)는 오프로 되지만, 전송로(4)의 전압은 풀 다운 저항(5)에 의해 천천히 저하된다. 그러나, 이것으로는 전송 속도를 올릴 수 없고, 장치의 오동작의 원인이 될 수도 있다.
이러한 문제를 예방하기 위해서, 슬레이브측 송신 회로(13)에서는 PMOS 트랜지스터(92)가 오프로 된 후, NMOS 트랜지스터(93)를 단기간 온으로 할 수 있다. 이에 따라서, 전송로(4) 상의 신호를 가파르게 하강하도록 하고 있다. NMOS 트랜지스터(93)의 게이트에는 AND 회로(86)의 출력 펄스를 버퍼(88 내지 91)에 의해 지연시킨 신호가 입력되어 있다.
여기서, 전송로(4) 상의 신호를 로우 레벨로 하강시켰지만, 이대로는 슬레이브측 송수신 회로(SLk)는 직렬 데이터 신호(DATA)의 로우 레벨 기간에 삽입한 중첩 펄스의 하강을 검출하여 펄스를 발생시키고, 이러한 것이 반복되어 발진한다.
이러한 발진을 막기 위해, NMOS 트랜지스터(93)를 온으로 하여 전송로(4) 상의 신호를 하강시킬 때에, NMOS 트랜지스터(93)의 게이트에 입력되는 신호 S28을 이용하고, D 플립플롭(96)을 리셋하여 출력 신호 S25를 로우 레벨로 한다. 이와 같 이 함으로써, 슬레이브측 송수신 회로(SLk)로부터 연속된 펄스가 출력되는 것을 방지할 수 있다.
도 10의 (a) 내지 (m)에 예시된 바와 같이, 전송로(4) 상의 신호의 하강을 검출하고, 신호 S23에 펄스가 2 회 발생하고 있다. 1 회째의 펄스는"1"의 데이터를 송신하기 위해 발생시킨 것이지만, 2 회째의 펄스가 발생했을 때는 D 플립플롭(96)이 리셋되어 신호 S25가 로우 레벨로 되어 있기 때문에, AND 회로(86)로부터 펄스가 출력되지 않고, 상기 발진을 방지할 수 있다.
다음에, 마스터측 송수신 회로(2)가 슬레이브측 송수신 회로(SLk)로부터의 신호를 수신하는 경우에 관해서 설명한다.
마스터측 송수신 회로(2)로는 수신한 신호로부터 데이터를 추출할 때, 전송로(4) 상의 신호를 지연 시간 T4만큼 지연시켜 반전시킨 신호 S4와, 신호 S4를 입력 신호 지연 회로(43)에 의해 지연시킨 신호 S13을 사용하고 있다. 전송로(4) 상의 신호의 하강에서 T4 지연 회로(42)에 의해 신호 S12가 완만하게 하강한다.
도 10의 (a) 내지 (m)에 도시된 바와 같이, 지연 시간 T4가 경과하였을 때 신호 S12가 인버터(53)의 임계치를 초과하고, 인버터(53)의 출력 신호 S4의 신호 레벨이 반전한다.
마스터측 송수신 회로(2)는 슬레이브측 송수신 회로(SLk)와 마찬가지로 전송로(4) 상의 직렬 데이터 신호(DATA)를 클록 신호로서 D 플립플롭(57)에 공급하고 있지만, 마스터측 수신 회로(12)에서는 인버터(56)에 의해 신호 레벨을 반전시킨 신호를 D 플립플롭(57)에 공급하고 있다.
D 플립플롭(57)은 반전 출력단 QB로부터 출력된 신호가 데이터 입력단 D에 입력되고, 클록 신호 입력단 CK에 입력된 신호의 상승에 의해 내부 상태가 토글하도록 되어 있다. D 플립플롭(57)의 초기 상태는 D 플립플롭(57)의 리셋 신호 입력단 R에 입력된 신호 S14에 의해 반전 출력 신호 S15가 하이 레벨로 되어 있다. 이 상태에서 D 플립플롭(57)은 직렬 데이터 신호(DATA)의 하강을 검출하면 반전 출력 신호 S15의 신호 레벨이 반전한다. 그 후, 직렬 데이터 신호(DATA)에 슬레이브측 송수신 회로(SLk)로부터의 하이 레벨의 중첩 펄스 신호가 삽입되어 있는 경우, D 플립플롭(57)은 반전 출력 신호 S15의 신호 레벨을 한번 더 반전시키고, 반전 출력 신호 S15는 하이 레벨이 된다. 직렬 데이터 신호(DATA)를 T4 지연 회로(42)에 의해 지연시키고, 또한 입력 신호 지연 회로(43)에 의해 지연시킨 신호 S13에 의해, D 플립플롭(57)의 반전 출력 신호 S15를 D 플립플롭(58)에 래치시킨다.
이와 같이 하여, D 플립플롭(58)으로부터 호스트 장치(HC)에 슬레이브측 송수신 회로(SLk)로부터의 "1"의 데이터가 전송된다. D 플립플롭(57)은 토글이기 때문에, 초기 상태가 안정되지 않으면 신호를 정확히 전달할 수 없다. 이러한 문제를 막기 위해서 D 플립플롭(57)은 직렬 데이터 신호(DATA)의 상승 에지를 검출할 때마다 초기화 회로(45)에 의해 리셋이 행해짐으로써, 각 사이클마다 초기 상태를 안정시키고 있다. 이 리셋 동작을 행하기 위한 펄스 신호는 신호 S13을 인버터(59)로 반전시킨 신호와 신호 S4를 OR 회로(60)로 논리합을 취함으로써, 직렬 데이터 신호(DATA)의 상승 후 잠시 후 리셋 펄스(S14)가 생성되도록 하고 있다. 이와 같이 하여, 직렬 데이터 신호(DATA)의 상승에 의해 D 플립플롭(57)의 상태를 초기화하고, 직렬 데이터 신호(DATA)의 하강 부분에서 슬레이브측 송수신 회로(SLk)로부터의 데이터를 수신함으로써, D 플립플롭(57)의 상태를 항상 안정시킬 수 있다.
마스터측 송수신 회로(2)가 슬레이브측 송수신 회로(SLk)로부터 "0"의 데이터를 수신한 경우를 도시하는 도 11의 (a) 내지 (m)에 나타낸 바와 같이, 슬레이브측 송수신 회로(SLk)는 D 플립플롭(96)에서 출력 데이터 신호 DSo의 로우 레벨을 직렬 데이터 신호(DATA)의 상승에 의해 래치시키고, 신호 S25를 로우 레벨로 설정한다. 그 후, D 플립플롭(57)이 직렬 데이터 신호(DATA)의 하강을 검출한 경우, NOR 회로(85)로부터 펄스 폭 T1의 펄스가 출력되지만, 신호 S25가 로우 레벨이 된다. 이 때문에, NOR 회로(85)로부터 출력된 펄스는 AND 회로(86)로부터 출력되지 않는다.
이러한 상태에서, 마스터측 수신 회로(12)는 직렬 데이터 신호(DATA)의 하강에서 D 플립플롭(57)이 토글하여 반전 출력 신호 S15를 로우 레벨로 한다. 직렬 데이터 신호(DATA)에는 슬레이브측 송수신 회로(SLk)로부터의 데이터 "1"을 도시하는 펄스가 없기 때문에, D 플립플롭(58)은 신호 S13의 상승에 의해 로우 레벨의 반전 출력 신호 S15를 래치한다. 이렇게 하여, 슬레이브측 송수신 회로(SLk)로부터 마스터측 송수신 회로(2)로 "0"의 데이터가 전송된 것으로 된다.
그 후, 직렬 데이터 신호(DATA)의 상승에 의해 신호 S14에 리셋 펄스가 발생함으로써 D 플립플롭(57)은 리셋되어 초기 상태로 복귀하고, 다음에 직렬 데이터 신호(DATA)의 하강에서의 슬레이브측 송수신 회로(SLk)로부터의 데이터의 수신을 정확히 행할 수 있다.
또한, 상기 설명에서는 전송로(4)가 풀 다운 저항(5)으로 풀 다운되어 있는 경우를 예로서 설명하였다. 그러나, 본 발명은 도 12에서 도시한 바와 같이, 전송로(4)를 풀 업 저항(7)으로 풀 업한 경우에도 적용할 수 있다.
도 12는 본 발명의 제1 실시예에 따른 직렬 통신 장치의 다른 예를 도시한 개략 블록도이다.
도 12의 마스터측 송수신 회로(2)는 도 13에 예시되어 있다.
도 13은 도 12의 마스터측 송수신 회로(2)의 회로도를 도시하고 있다.
도 13에서는 도 5와 동일한 구성 요소에 대해서는 동일한 부호로 도시하고, 여기서는 그 설명을 생략하는 동시에 도 5와의 상위점만 설명한다.
도 12의 슬레이브측 송수신 회로(SLk)를 도 14에 도시하고 있다.
도 14에서 도 6과 동일한 구성 요소에 대해서는 동일한 부호로 도시하고, 여기서는 그 설명을 생략하는 동시에 도 6과의 상위점만 설명한다.
도 13에서 도 5와의 상이한 점은 마스터측 송신 회로(11)에서 ExNOR 회로(35)를 NOR 회로(35a)로 대체하고, OR 회로(36)를 ExNOR 회로(36a)로 대체한다. 마스터측 수신 회로(12)에서 버퍼(41)를 인버터(41a)로 대체하고 있다.
도 13의 마스터측 송수신 회로(2)에서 PM0S 트랜지스터(37)와 NMOS 트랜지스터(38)를 구동하기 위해 게이트에 입력되는 신호가 변경되고, PMOS 트랜지스터(37)의 게이트에는 NOR 회로(35a)의 출력 신호가 입력되며, NMOS 트랜지스터(38)의 게이트에는 ExNOR 회로(36a)의 출력 신호가 입력되어 있다. 또한, 직렬 데이터 신호(DATA)는 인버터(41a)에 의해 신호 레벨이 반전되어 마스터측 수신 회로(12) 내에 공급된다.
이와 같이 함으로써, 클록 신호 TCLK가 하이 레벨일 때 직렬 데이터 신호(DATA)는 로우 레벨이 되고, 이 기간 중에 "1"의 데이터를 슬레이브측 송수신 회로(SL1 내지 SLn)에 전송할 때는 AND 회로(34)의 출력 신호 S5가 PMOS 트랜지스터(37) 및 NMOS 트랜지스터(38)의 각 게이트에 각각 입력되며, 직렬 데이터 신호(DATA)는 로우 레벨인 기간 중에 하이 레벨의 펄스가 중첩된다. 클록 신호 TCLK가 로우 레벨로 하강하면 PMOS 트랜지스터(37) 및 NMOS 트랜지스터(38)는 모두 오프로 되어 마스터측 송신 회로(11)의 출력단이 하이 임피던스 상태가 된다.
전송로(4)는 풀 업 저항(7)에 의해 천천히 하이 레벨이 증가되어 가지만, AND 회로(39)의 출력 신호 S8에 의해, PMOS 트랜지스터(37)는 짧은 기간 온으로 된 후 다시 오프로 된다. 이 때문에, 전송로(4)가 풀 업 저항(7)에 의해 풀 업되었을 때에, 직렬 데이터 신호(DATA)는 단시간에 하이 레벨이 되고, 전송로(4)는 풀 업 저항(7)에 의해 하이 레벨에 고정된 상태에서, 마스터측 송신 회로(11)의 출력단이 하이 임피던스 상태가 되어 안정된다.
이러한 동작에서의 각 신호의 타이밍을 도시한 타이밍 차트를 도 15의 (a) 내지 (j)에 도시한다.
한편, 도 14에서의 도 6과의 상이한 점은 슬레이브측 송수신 회로(SLk)에서 인버터(87)를 버퍼(87a)로 대체하고, 버퍼(91)를 인버터(91a)로 대체한 것에 있다.
도 14의 슬레이브측 송수신 회로(SLk)에서 PMOS 트랜지스터(92) 및 NMOS 트랜지스터(93)를 구동시키기 위해 각 게이트에 신호가 입력된다.
직렬 데이터 신호(DATA)가 로우 레벨로부터 하이 레벨로 변화되었을 때에, 슬레이브측 송수신 회로(SLk)로부터 "1"의 데이터를 마스터측 송수신 회로(2)에 송신하는 경우, AND 회로(86)로부터 펄스 신호가 출력되며, 이 펄스 신호에 의해 처음으로 NMOS 트랜지스터(93)가 단시간 온으로 된다.
이에 따라, 직렬 데이터 신호(DATA)가 로우 레벨로 하강한 후, PMOS 트랜지스터(92)가 오프로 되고, 그 후, 버퍼(88 내지 90)에 의해 신호 S24가 지연되는 동시에 신호 레벨이 인버터(91a)에 의해 반전되어 NMOS 트랜지스터(93)의 게이트에 입력되고, NMOS 트랜지스터(93)가 단시간 온으로 된다. 이 때문에, 전송로(4)가 풀 업 저항(7)에 의해 풀 업되었을 때에, 직렬 데이터 신호(DATA)는 단시간에 하이 레벨이 되고, 전송로(4)는 풀 업 저항(7)에 의해 하이 레벨로 고정된 상태에서, 슬레이브측 송신 회로(13)의 출력단이 하이 임피던스 상태가 되어 안정된다.
도 14에 도시된 슬레이브측 송수신 회로(SLk)의 이러한 동작에서의 각 신호의 타이밍을 도시한 타이밍 차트를 도 16의 (a) 내지 (m)에 도시한다.
이와 같이, 전송로(4)가 풀 업된 상태에서도 문제없이 마스터측 송수신 회로(2)와 슬레이브측 송수신 회로(SL1 내지 SLn) 사이에서 통신을 행할 수 있다.
본 발명이 예시를 위해서 특정 실시예들을 참조하여 설명하고 있지만, 이들 실시예의 설명은 본 발명을 이들 실시예들로 한정하는 것은 아니며, 당업자라면 첨부된 특허 청구의 범위 및 그 등가물들에 의해 정의되고 있는 바와 같은 본 발명의 기술적 사상 및 범주를 이탈함이 없이 여러 가지의 변형 및 수정도 가능함을 이해할 수 있을 것이다.
본 출원은 2004년 6월 30일자로 출원된 일본 특허 출원 제2004-193040호의 우선권 주장에 기초하고 있다.
본 발명의 직렬 통신 장치, 그 직렬 통신 장치의 통신 방법 및 상기 직렬 통신 장치를 사용한 통신 시스템에 따르면, 1 개의 채널(전송로)을 사용한 단선(one-wire) 통신을 송수신 동작을 전환하기 위한 전환 수단을 사용할 필요가 없이 적은 회로 구성으로 실현할 수 있기 때문에, 장치의 소형화와 비용의 저감을 도모할 수 있고, 또한 통신선을 버스 구조로 구성할 수 있다.
또한, 본 발명의 직렬 통신 장치 및 그 직렬 통신 장치를 사용한 통신 시스템에 따르면, 직렬 데이터 신호(DATA)의 신호 파형을 가파르게(sharp) 구성할 수 있기 때문에 고속 동작의 실현을 가능하게 할 수 있고, 전송로 상의 신호 충돌을 방지할 수 있기 때문에 소비 전력의 손실을 없앨 수 있다.

Claims (23)

  1. 제1 송수신 회로와 하나의 전송로에 의해 상기 제1 송수신 회로에 접속되는 적어도 하나의 제2 송수신 회로를 포함하고, 상기 제1 송수신 회로와 제2 송수신 회로의 사이에서 반 이중(half-duplex) 통신에 의한 직렬 통신을 수행하는 직렬 통신 장치로서,
    상기 제1 송수신 회로는 상기 제2 송수신 회로에 출력하는 2진 값의 제1 송신용 데이터에 따라서 외부로부터 입력된 2진 신호의 클록 신호에서의 소정의 제1 신호 레벨 기간에 이 제1 신호 레벨과 상반되는 제2 신호 레벨의 제1 중첩 펄스를 중첩시켜서 생성한 직렬 데이터 신호(DATA)를 상기 전송로에 출력하고;
    상기 제2 송수신 회로는 상기 제1 송수신 회로에 출력하는 2진 값의 제2 송신용 데이터에 따라서 상기 전송로로부터 입력된 상기 직렬 데이터 신호(DATA)에서의 상기 클록 신호의 제2 신호 레벨에 상당하는 기간에 제1 신호 레벨의 제2 중첩 펄스를 중첩시키는 것을 특징으로 하는 직렬 통신 장치.
  2. 제1항에 있어서, 상기 제1 송수신 회로는,
    상기 클록 신호에 대하여 제1 신호 레벨 기간에 상기 제1 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)를 상기 전송로에 출력하는 제1 송신 회로와;
    상기 직렬 데이터 신호(DATA)로부터 상기 제2 중첩 펄스를 추출하여 상기 제2 송신용 데이터를 추출하는 제1 수신 회로
    를 포함하는 것을 특징으로 하는 직렬 통신 장치.
  3. 제1항에 있어서, 상기 제2 송수신 회로는,
    상기 클록 신호에서의 제2 신호 레벨 기간에 상당하는 상기 직렬 데이터 신호(DATA) 기간에 상기 제2 중첩 펄스를 중첩시켜서 생성된 신호를 상기 전송로에 송신하는 제2 송신 회로와;
    상기 제1 송수신 회로로부터 입력된 직렬 데이터 신호(DATA)로부터 상기 제1 중첩 펄스를 추출하여 상기 제2 송신용 데이터를 추출하는 제2 수신 회로
    를 포함하는 것을 특징으로 하는 직렬 통신 장치.
  4. 제2항에 있어서, 상기 제1 송신 회로는 소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제1 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 신호 레벨의 펄스 폭 T1의 상기 제1 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내며;
    상기 제1 송신 회로는 상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립하도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 하는 직렬 통신 장치.
  5. 제3항에 있어서, 상기 제2 송신 회로는 소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제2 신호 레벨에 상당하는 상기 직렬 데이터 신호(DATA)에서의 제2 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 신호 레벨의 펄스 폭 T1의 상기 제2 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내며;
    상기 제2 송신 회로는 상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립하도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 하는 직렬 통신 장치.
  6. 제4항에 있어서, 상기 제1 송신 회로는,
    상기 클록 신호를 시간 T2만큼 지연시켜서 상기 지연된 신호를 출력하는 제1의 T2 지연 회로와;
    상기 제1의 T2 지연 회로로부터의 출력 신호를 시간 T1만큼 지연시켜서 상기 지연된 신호를 출력하는 제1의 T1 지연 회로와;
    상기 제1의 T2 지연 회로의 출력 신호와 상기 제1의 T1 지연 회로의 출력 신호로부터 펄스 폭 T1의 상기 제1 중첩 펄스를 생성하여 출력하는 제1 중첩 펄스 생성 회로와;
    상기 제1 중첩 펄스 생성 회로로부터 출력된 제1 중첩 펄스를 상기 제1 송신용 데이터에 따라서 상기 클록 신호에 중첩시키고, 순차적으로 1 비트만큼의 데이터 신호를 생성하여 상기 직렬 데이터 신호(DATA)를 생성하고 상기 직렬 데이터 신호(DATA)를 상기 전송로에 송신하는 제1 출력 신호 생성 회로
    를 포함하는 것을 특징으로 하는 직렬 통신 장치.
  7. 제4항에 있어서, 상기 제1 수신 회로는,
    수신된 직렬 데이터 신호(DATA)를 시간(T1 + T2) 이상인 시간 T4만큼 지연시켜서 상기 지연된 신호를 출력하는 제1의 T4 지연 회로와;
    상기 제1의 T4 지연 회로로부터 출력된 신호를 소정 시간만큼 지연시켜서 상기 지연된 신호를 출력하는 제1 입력 신호 지연 회로와;
    상기 수신된 직렬 데이터 신호(DATA)로부터의 상기 제2 송신용 데이터와 상기 제1 입력 신호 지연 회로로부터의 출력 신호를 추출하여, 이 추출된 신호를 출력하는 제1 데이터 추출 회로
    를 포함하는 것을 특징으로 하는 직렬 통신 장치.
  8. 제5항에 있어서, 상기 제2 수신 회로는,
    수신된 직렬 데이터 신호(DATA)를 시간(T1 + T2) 이상인 시간 T4만큼 지연시켜서 상기 지연된 신호를 출력하는 제2의 T4 지연 회로와;
    상기 제2의 T4 지연 회로로부터 출력된 신호를 소정 시간만큼 지연시켜서 상기 지연된 신호를 출력하는 제2 입력 신호 지연 회로와;
    상기 수신된 직렬 데이터 신호(DATA)로부터의 상기 제1 송신용 데이터와 상기 제2 입력 신호 지연 회로로부터의 출력 신호를 추출하여, 이 추출된 신호를 출력하는 제2 데이터 추출 회로
    를 포함하는 것을 특징으로 하는 직렬 통신 장치.
  9. 제5항에 있어서, 상기 제2 송신 회로는,
    수신된 상기 직렬 데이터 신호(DATA)를 시간 T2만큼 지연시켜서 상기 지연된 신호를 출력하는 제2의 T2 지연 회로와;
    상기 제2의 T2 지연 회로의 출력 신호를 시간 T1만큼 지연시켜서 상기 지연된 신호를 출력하는 제2의 T1 지연 회로와;
    상기 제2의 T2 지연 회로로부터의 출력 신호와 상기 제2의 T1 지연 회로로부터의 출력 신호로부터 펄스 폭 T1의 상기 제2 중첩 펄스를 생성하여 출력하는 제2 중첩 펄스 생성 회로와;
    수신된 직렬 데이터 신호(DATA)에서의 상기 클록 신호의 제2 신호 레벨에 상당하는 기간에 이 제2 중첩 펄스 생성 회로로부터 출력된 상기 제2 중첩 펄스를 상기 제2 송신용 데이터에 따라 중첩시키고, 순차적으로 1 비트만큼의 데이터 신호를 생성하여 상기 직렬 데이터 신호(DATA)를 생성하고 이 직렬 데이터 신호(DATA)를 상기 전송로에 송신하는 제2 출력 신호 생성 회로
    를 포함하는 것을 특징으로 하는 직렬 통신 장치.
  10. 제6항에 있어서, 상기 제1 출력 신호 생성 회로는 상기 직렬 데이터 신호(DATA)가 제2 신호 레벨 기간에서는 출력단을 하이 임피던스 상태로 설정하는 것을 특징으로 하는 직렬 통신 장치.
  11. 제6항에 있어서, 상기 제1 출력 신호 생성 회로는 상기 전송로가 풀 다운 저항으로 풀 다운되어 있는 경우 상기 직렬 데이터 신호(DATA)의 하강시에 상기 풀 다운 저항을 소정 기간 동안 단락시키는 것을 특징으로 하는 직렬 통신 장치.
  12. 제6항에 있어서, 상기 제1 출력 신호 생성 회로는 상기 전송로가 풀 업 저항으로 풀 업되어 있는 경우 상기 직렬 데이터 신호(DATA)의 상승시에 상기 풀 업 저항을 소정 기간 동안 단락시키는 것을 특징으로 하는 직렬 통신 장치.
  13. 제9항에 있어서, 상기 제2 출력 신호 생성 회로는 상기 직렬 데이터 신호(DATA)가 제1 신호 레벨 기간에서는 출력단을 하이 임피던스 상태로 설정하는 것을 특징으로 하는 직렬 통신 장치.
  14. 제9항에 있어서, 상기 제2 출력 신호 생성 회로는 상기 전송로가 풀 다운 저항으로 풀 다운되어 있는 경우 상기 직렬 데이터 신호(DATA)의 하강시에 상기 풀 다운 저항을 소정 기간 동안 단락시키는 것을 특징으로 하는 직렬 통신 장치.
  15. 제9항에 있어서, 상기 제2 출력 신호 생성 회로는 상기 전송로가 풀 업 저항으로 풀 업되어 있는 경우 상기 직렬 데이터 신호(DATA)의 상승시에 상기 풀 업 저항을 소정 기간 동안 단락시키는 것을 특징으로 하는 직렬 통신 장치.
  16. 제1 송수신 회로와 하나의 전송로에서 상기 제1 송수신 회로와 접속되는 적어도 하나의 제2 송수신 회로를 포함하고, 상기 제1 송수신 회로와 제2 송수신 회로의 사이에서 반 이중(half-duplex) 통신에 의한 직렬 통신을 수행하는 직렬 통신 장치의 직렬 통신 방법으로서,
    상기 제2 송수신 회로에 출력하는 2진 값의 제1 송신용 데이터에 따라서 외부로부터 입력된 2진 신호의 클록 신호에서의 소정의 제1 신호 레벨 기간에 이 제1 신호 레벨과 상반되는 제2 신호 레벨의 제1 중첩 펄스를 중첩시켜서, 생성된 직렬 데이터 신호(DATA)를 상기 전송로에 출력하도록 하는, 제1 중첩 펄스를 중첩시키는 단계와;
    상기 제1 송수신 회로에 출력하는 2진 값의 제2 송신용 데이터에 따라서 상기 전송로로부터 입력된 상기 직렬 데이터 신호(DATA)에서의 상기 클록 신호의 제2 신호 레벨에 상당하는 기간에 제1 신호 레벨의 제2 중첩 펄스를 중첩시키는 단계
    를 포함하는 것을 특징으로 하는 직렬 통신 장치의 직렬 통신 방법.
  17. 제16항에 있어서, 상기 제1 중첩 펄스를 중첩시키는 단계는,
    소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제1 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 신호 레벨의 펄스 폭 T1의 상기 제1 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내고;
    상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립되도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 하는 직렬 통신 장치의 직렬 통신 방법.
  18. 제16항에 있어서, 상기 제2 중첩 펄스를 중첩시키는 단계는,
    소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제2 신호 레벨에 상당하는 상기 직렬 데이터 신호(DATA)에서의 제2 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 신호 레벨의 펄스 폭 T1의 상기 제2 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내고;
    상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립하도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 하는 직렬 통신 장치의 직렬 통신 방법.
  19. 호스트 장치에 접속된 제1 송수신 회로와, 상기 호스트 장치와 통신을 행하는 기능을 갖는 슬레이브 장치에 대응하여 접속된 적어도 하나의 제2 송수신 회로를 포함하고, 상기 제1 송수신 회로 및 상기 제2 송수신 회로가 하나의 전송로에서 서로 접속되어, 상기 제1 송수신 회로와 제2 송수신 회로 사이에서 반 이중 통신(half-duplex)에 의한 직렬 통신을 수행하는 직렬 통신 장치를 구비한 통신 시스템으로서,
    상기 직렬 통신 장치의 제1 송수신 회로는 상기 호스트 장치로부터 상기 슬레이브 장치에 송신하는 2진 값의 제1 송신용 데이터에 따라서 상기 호스트 장치로부터 입력된 2진 신호의 클록 신호에서의 소정의 제1 신호 레벨 기간에 이 제1 신호 레벨과 상반되는 제2 신호 레벨의 제1 중첩 펄스를 중첩시켜서 생성된 직렬 데이터 신호(DATA)를 상기 전송로를 통해 상기 제2 송수신 회로에 출력하고;
    상기 직렬 통신 장치의 제2 송수신 회로는 대응하는 상기 슬레이브 장치로부 터 상기 호스트 장치에 송신하는 2진 값의 제2 송신용 데이터에 따라서 상기 제1 송수신 회로로부터 입력된 상기 직렬 데이터 신호(DATA)에서의 상기 클록 신호의 제2 신호 레벨에 상당하는 기간에 제1 신호 레벨의 제2 중첩 펄스를 중첩시키는 것을 특징으로 하는 통신 시스템.
  20. 제19항에 있어서, 상기 제1 송수신 회로는,
    상기 클록 신호에 대하여 제1 신호 레벨 기간에 상기 제1 중첩 펄스를 중첩시켜서 직렬 데이터 신호(DATA)를 상기 전송로에 출력하는 제1 송신 회로와:
    상기 직렬 데이터 신호(DATA)로부터 상기 제2 중첩 펄스를 추출하여 상기 제2 송신용 데이터를 추출하는 제1 수신 회로
    를 포함하는 것을 특징으로 하는 통신 시스템.
  21. 제19항에 있어서, 상기 제2 송수신 회로는,
    상기 클록 신호에서의 제2 신호 레벨 기간에 상당하는 상기 직렬 데이터 신호(DATA) 기간에 상기 제2 중첩 펄스를 중첩시켜서 생성된 신호를 상기 전송로에 송신하는 제2 송신 회로와;
    상기 제1 송수신 회로로부터 입력된 직렬 데이터 신호(DATA)로부터 상기 제1 중첩 펄스를 추출하여 상기 제2 송신용 데이터를 추출하는 제2 수신 회로
    를 포함하는 것을 특징으로 하는 통신 시스템.
  22. 제20항에 있어서, 상기 제1 송신 회로는 소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제1 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 신호 레벨의 펄스 폭 T1의 상기 제1 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내고;
    상기 제1 송신 회로는 상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립하도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 하는 통신 시스템.
  23. 제21항에 있어서, 상기 제2 송신 회로는 소정의 기점으로부터 시작되는 펄스 폭 T3의 상기 클록 신호의 제2 신호 레벨에 상당하는 상기 직렬 데이터 신호(DATA)에서의 제2 신호 레벨 기간에 이 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제1 신호 레벨의 펄스 폭 T1의 상기 제2 중첩 펄스를 중첩시켜서 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 하나의 레벨을 나타내는 동시에, 상기 기점에서부터 시간 T2가 경과한 시점 이후에 상기 제2 중첩 펄스가 없는 경우에는 상기 직렬 데이터 신호(DATA)에서의 1 비트 데이터의 2개의 레벨들 중 다른 레벨을 나타내고;
    상기 제2 송신 회로는 상기 펄스 폭 T1, 펄스 폭 T3 및 시간 T2가 T1 < T2 < T3이면서 (T1 + T2) < T3의 관계가 성립하도록, 상기 직렬 데이터 신호(DATA)를 생성하여 1 비트씩 연속하여 데이터를 출력하는 직렬 통신을 수행하는 것을 특징으로 하는 통신 시스템.
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