JPS63306732A

JPS63306732A - クロックパルス供給装置

Info

Publication number: JPS63306732A
Application number: JP62142321A
Authority: JP
Inventors: Osamu Yoshida; 美田　修; Shinji Tanaka; 伸二田中
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-06-09
Filing date: 1987-06-09
Publication date: 1988-12-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕クロックパルス供給装置であって、単一の原発振部から
の原発振クロックパルスを、複数のクロックパルス供給
先の各々に近接して設けた複数の分周回路のそれぞれに
おいてデユーティ比１対ｌのクロックパルスに転換し、
さらに、該分周回路の各々の間で出力の位相の不一致を
検出し、不一致があれば、該分周回路の各々の状態を強
制的に一致させることにより、位相が一致し、デューテ
イ比が１対１であって、且つ、クロックパルス供給先へ
の入力時における波形の歪みの小さい、複数のり・ロッ
クパルスを供給させるものである。

〔産業上の利用分野〕

本発明はクロックパルス供給装置、特にデユーティ比が
１対ｌであって、位相が一致する、複数のクロックパル
スを発生させるクロックパルス発生装置に関する。

例えば、バス型光ＬＡＮの折返しモードの光再生中継器
等において、高速動作を要求されるＩＣ等に対してクロ
ックパルスを供給するために、デユーティ比が１対１で
位相が一致した複数のクロックパルスを発生し、ノイズ
にも影響されず、且つ、供給される側に、波形の歪みの
小さいクロックパルスを供給し得るようなりロックパル
ス供給装置が要望されていた。

〔従来の技術〕

従来・デユーティ比が１対ｌのパルスを得るために、一
定周期のクロックパルスを発生するクロック発生回路と
分周回路を用いるものが知られている。第６図はそのよ
うな構成の一例を示すものである。第６図において１０
は例えば水晶発振器等からなる一定周期の原発振クロッ
クパルスを発生する原発振クロックパルス発生回路、２
０はＤフリップフロップである。Ｄフリップフロップ２
０の百出力端は自らのＤ入力端に接続されており、クロ
ック入力端に入力されるパルスの立上りに同期してＤフ
リップフロ７プ２０のＱ出力は反転する。そして該クロ
ック入力端には上記一定周期の原発振クロックパルスが
入力されており、こうして該Ｑ出力は該一定周期で反転
し、Ｑ出力はデユーティ比１対１で該クロックパルスの
２倍の周期を有するクロックパルスとなる。

〔発明が解決しようとする問題点〕

ところで、バス型光ＬＡＮにおける折返しモードの光再
生中継装置（光レピータ）等においては、複数のクロッ
クパルス供給先に対して、デユーティ比がｌ対ｌであり
、互いに位相が一致し、且つ、クロックパルス供給先に
おける入力時のクロックパルス波形の歪みが小さい、複
数のクロックパルスを供給するクロックパルス供給装置
が必要とされている。

しかしながら、従来、前述のようなデユーティ比１対１
のクロックパルスを複数の供給先に対して供給する場合
、まず第１の手段としては、前述の第６図の構成の出力
をワイヤド・オア（ｗｉｒｅｄｏｒ）接続によって該複
数の供給先へ供給する手段が考えられるが、この手段に
よれば第６図の構成の出力端から複数の供給先の入力端
までの配線における分布容量により、クロックパルスの
波形が歪んでしまうという問題がある。

第２の手段としては、各供給先の各々に近接して、前述
の第６図のような、原発振クロック発生回路および分周
回路からなる構成を個々に設けることが考えられるが、
この手段によれば、クロックパルスの発生が、各供給先
毎に独立に行われるので、各供給先へ入力されるクロッ
クパルスの間の位相関係がばらばらであるという問題が
ある。

さらに、第６図の構成の分周回路の出力は、電源の立上
り時の初期状態によって１８０°の位相の不確定性を有
している。

その上に、個々のクロックパルス出力の位相を変化させ
る、もう一つの要因としては、外部からのノイズがある
０例えば第６図の分周回路を構成するＤフリップフロッ
プ２０は、一定周期を有する原発振クロックパルスの立
上りに同期してその出力を反転させるが、もし、該原発
振クロックパルスに外部からのノイズが混入すると、該
Ｄフリップフロ７プ２０の出力は、誤って、そのノイズ
の立上りに同期して、出力を反転してしまう可能性があ
る。

本発明は上記のような問題点に鑑み、なされたもので、
デユーティ比が１対１で一位相が全て一致し、クロック
パルスの供給先への入力時における波形の歪みの小さい
複数のクリックパルスを供給し、且つ、外部からのノイ
ズ等によって引起こされた位相の不一致が直ちに修復さ
れるようなりロックパルス供給装置を提供することを目
的とするものである。

〔問題点を解決するための手段〕

第１図は本発明のクロックパルス供給装置の基本的構成
図である。本図において１は一定周期の原発振クロック
パルスを出力する原発振部、２ａ。

２ｂ、・・・２ｘは、複数のクロックパルス供給先の各
々に近接して設けられ、それぞれ原発振クロックパルス
の立上りまたは立下りエツジに同期してその出力を反転
させ、該原発振クロックパルスの所定倍の周期を有する
クロックパルスを出力する分周回路、３は各分周回路２
ａ　、　２ｂ　、・・・２×が出力するクロックパルス
のうち位相の一致しないものの存在を検出する位相不一
致検出部、４は該位相不一致検出部３によって位相の不
一致が検出されたとき、該複数の分周回路の内部状態を
同時に同一状態とする同期部である。

〔作　用〕

原発振部１の出力は一定周期のクロックパルスであるの
で、この立上りまたは立下りエツジに同期して出力を反
転する分周回路２ａ　、　２ｂ　、・・・２ｘの各々の
出力のデエーティ比は一定となり、デエーティ比を１対
１にするような所定の数の立上りまたは立下りエツジに
よって出力を反転するようにすれば、分周回路２ａ　、
　２ｂ　、・・・２ｘからは原発振クロックパルスの所
定倍の周期を有するクロックパルスが得られる。さらに
、各分周回路２ａ　、　２ｂ　、・・・２ｘは、複数の
クロックパルス供給先の各々に近接して設けられている
ので、該分周回路の各々から対応するクロックパルス供
給先までの配線は極めて短くでき、この間の分布容量も
小さいのでクロックパルスの波形の歪みは極めて小さい
ものとなる。次に、位相不一致検出部３において、全て
の分周回路２ａ　、　２ｂ　、・・・２ｘの中で、出力
の位相が他と異るものが存在しないかどうかを検出する
。もし、ここで位相が異るものが検出されたときには、
直ちに同期部４によって全ての分周回路２ａ　、　２ｂ
　、・・・２ｘの内部状態を同時に同一状態とする。こ
の後、各分周回路２ａ　、　２ｂ　、・・・２ｘは、次
の、あるいは、次から所定番目の原発振クロ７クパルス
の立上りまたは立下りエツジに同期して一斉に各々の出
力を反転させることになり、全ての分周回路２ａ　、　
２ｂ　、・・４ｘの位相は一致させられる。この位相不
一致検出部３と同期部４とは常に機能しているので、ク
ロックパルスの発生途中に外部からのノイズ等によって
、いずれかの分周回路の出力の位相に異常が生じた場合
、直ちにこれを検出して位相を一致させることができる
。

〔実施例〕

第２図は本発明によるクロックパルス供給装置の実施例
の構成図である。本図において、ｌＯは原発振クロック
パルス発生回路、２０ａ　、　２０ｂおよび４０は０７
９７１７０７１回路、３０は排他的論理和（Ｅｘｃｌｕ
ｓｉｖｅ　ＯＲ）回路、（以下ではＥＯＲ回路と称す）
、４１はアンド回路、５１はシュミット・トリガ回路、
５２は抵抗、５３はコンデンサである。

原発振クロックパルス発生回路１０は第１図の原発振部
１に対応するもので、一定周期の原発振クロックパルス
Ｏ３Ｃを発生する。Ｄフリップフロップ２０ａおよび２
０ｂは、第１図の分周回路２ａおよび２ｂを実現するも
のであって、それぞれ該原発振クロックパルス発生回路
１０からの原発振クロックパルスＯ３Ｃをクロック入力
端より入力し、各々の百出力端子（百、およびａｔ）を
それぞれのＤ入力端子に接続し、前述の第６図の分周回
路２０と同様の構成となっている。Ｑ、およびＱ。

出力は、それぞれデユーティ比１対１のクロックパルス
ＣＬＫＩおよびＣＬＫ２となる。Ｄフリップフロフプ回
路２０ａおよび２０ｂは、これらのＱ出力の供給先の入
力端子に近接して設けられ、Ｄフリップフロップ２０ａ
および２０ｂのＱ出力端子から該入力端子までの配線を
極力短くするものとする。　ＨＯＲ回路３０は第１図の
位相不一致検出部３を実現するものであって、前記Ｄフ
リフプフロップ回路２０ａおよび２０ｂから、それぞれ
Ｑｌ小出力よび百２出力を入力してこれらの間に不一致
が存在すれば、その出力ＣＯＭＰを“Ｈ”レベルとする
ものである。

Ｄフリフプフロップ回路４０は、第１図の同期部４に対
応する部分であって、前記ＥＯＲ回路３０の出力ＣＯＭ
Ｐを反転したものが、アンド回路４１を介して、そのＤ
入力端に印加され、そので出力は前記Ｄフリップフロッ
プ２０ａおよび２０ｂのＣＬＲ入力端子に入力されてい
る。これらＤフリップフロップ２０ａおよび２０ｂの百
出力の位相に不一致を生ずると、Ｄフリップフロップ４
０のＤ入力がＬ”レベルとなり次の原発振クロックパル
／’、−ＩＪＬＩの立上りに同期してＤフリップフロッ
プ２０ａおよび２０ｂが同時にクリアされ、両Ｄフリッ
プフロップ２０ａおよび２０ｂの出力の位相が強制的に
一致させられる。

第２図にて破線５０内は既知のパワー・オン・リセット
回路を構成するものであって、電源Ｖｃｃの投入時にコ
ンデンサ５３が所定電圧に充電されるまでの時間、シュ
ミット・トリガ回路５１の出力Ｒ３Ｔは“Ｌ゛レベルあ
って、この出力和はアンド回路４１を介して前記Ｄフリ
ップフロップ４０のＤ入力端に“Ｌ”レベルを印加し、
前記Ｄフリップフロップ２０ａおよび２０ｂを前記の充
電時間クリアし続ける。こうして、電源立上り時のＤフ
リップフロップの出力の状態が“Ｌ″レベル固定される
。

第３図は上述の第２図の構成のタイミング図である。本
図において、■は電源投入時間であり、コンデンサ５３
の電圧が所定電圧に達するまでの充電時間を経て、時刻
■までＤフリップフロップ４０のＤ入力端に“Ｌ”レベ
ルを印加する。この間Ｄフリップフロップ２０ａおよび
２０ｂはクリアされており、それらのＱ出力（Ｑｌおよ
びｑｚ）は１Ｌ”レベルのままである。時刻■にて、原
発振クロックパルスＯ８Ｃの立上りに同期してＤフリッ
プフロップ４０ので出力は“Ｌ”レベルとなり、前記Ｄ
フリップフロップ２０ａおよび２０ｂのクリアは解除さ
れる。次に■の原発振クロックパルスＯ３Ｃの立上りに
よって、Ｄフリップフロップ２０ａおよび２０ｂの出力
Ｑ、およびＱ２は反転し、以後原発振クロ７クパルスＯ
３Ｃの反転時毎にＱｌおよびＱｔは同時に同位相で反転
することを繰り返す。

ところが■にて示すように、外部から何らかのノイズが
入ると、■に示すように、Ｄフリップフロップ２０ａお
よび２０ｂのうちの一方のみがこのノイズによって反転
して、Ｑ１出力とＱ、出力の位相が一致しなくなること
が生ずる。この不一致はＥＯＲ回路３０によって検出さ
れ、その出力ＣＯＭＰは第３図（６）に示すように“Ｈ
”レベルとなる。

この出力ＣＯＭＰがアンド回路４１を介してＤフリップ
フロップ４０のＤ入力端に印加されているので、時刻■
にて原発振クロックパルスＯ３Ｃの立上りに同期して、
Ｄフリップフロップ２０ａおよび２０ｂをクリアするパ
ルスＣＬＲが出力され、これによってＱ、およびＱｌ出
・力は共に＠Ｌルベルとなって両者の位相が一致させら
れる。Ｑ、およびＱ２出力の位相が一致したことにより
、ＥＯＲ回路３０の出力ＣＯＭＰは再び６Ｌ゛レベルと
なり、こうして、次の原発振クロックパルスＯ３Ｃの立
上りに同期して（■）、Ｄフリップフロップ２０ａおよ
び２０ｂのクリアは解除され、その次の原発振クロック
パルスＯ３Ｃの立上り（■）に同期して、再びＤフリッ
プフロップ２０ａおよび２０ｂの反転が開始される。

次に上述の第２図の構成を適用することのできる例とし
て、バス型光ＬＡＮにおける折返しモードの光再生中継
装置０ＲＥＰについて説明する。

第５図は該光再生中継装置の配置図である。光端局ＯＴ
　（Ａンから送信された送信信号は光学的カプラ（ｏｐ
ｔｉｃａｌ　ｃｏｕｐｌｅｒ）　ＯＣにより光ケーブル
に挿入され、折返しモードの光再生中継袋Ｍｌ　ＯＲＥ
　Ｐに入力される。折返しモードの光再生中継装置０Ｒ
ＥＰは受信した光信号を電気信号に変換し、増幅、整形
、タイミングの取直しを行ない、この電気信号を左右の
受信側光ケーブルの方向（ＣＨＩ側およびＣＨ２側）へ
分岐し、さらに、この電気信号を光信号に変換して送信
するものである。第４図は上記のバス型光ＬＡＮ用折返
しモードの光再生中継装置０ＲＨＰのうち、光←→電気
変換のための構成を除いた電気信号を処理する部分の構
成を示すものである。第４図中５ＩＡ（シリアル・イン
ターフエイス・アダプタ）６１および５ＩＡ６２は、電
気信号のドライバ／レシーバ機能および増幅、整形、お
よびタイミングの取直しの機能を実現する部分であり、
ｌチップのＩＣとして市販されているものである（例え
ばＡＭＤ社製ＡＭ７９９２）。他の送／受信バッファ・
メモリ、データ位相調整部、データセレクタ、クロック
セレクタ、は、光再生中継装置０ＲＥＰのＣＨＩ側また
はＣＨ２例のどちらか一方から受信した信号をＣＨＩ側
およびＣ）１２例の両方へ送信するための構成をなす。

第４図中Ｒ３ＩおよびＲ５２は、それぞれＣｌ　１およ
びＣ１（２からの受信信号、ＳＳ　１およびＳＳ２はそ
れぞれＣ）１１およびＣＨ２への送信信号、ＲＤＩおよ
びＲＤ２は、それぞれ上記Ｒ３ＩおよびＲ３２から抽出
された受信データ、ＲＣＬに１およびＲＣＬＫ　２は、
それぞれ上記ＲＳＩおよびＲＳ２から抽出された受信ク
ロックパルス、そして、ＥｌおよびＥ２は、それぞれＣ
ＨＩあるいはＣＨ２から受信したことを示すイネーブル
信号である。データセレクタ６３およびクロックセレク
タ６４は上記イネーブル信号によって制御され、ＣＨＩ
あるいはＣＨ２のうち、受信した方のチャンネル側から
の受信データＲＤＩまたはＲＤ２、およびＲＣＬＫ　１
またはＲＣＬＫ　２を、それぞれ選択し、受信データＲ
Ｄおよび受信クロックパルスＲＣ１，にとして送／受信
バフファ・メモリ６５に一旦書込む。送／受信バッファ
・メモリ６５に書込まれたデータは、ＣＨＩからは送信
データＳＤＩとして、また、ＣＨ２からは５０２として
、それぞれの送信クロックパルス５ＣＬＫ　１および５
ＣＬＫ　２に同期して送信信号ＳＳ１およびＳＳ２とし
て送信される。

ここでＳＩＡ　６１および６２は、それぞれ外部クロッ
クパルスＨＣＬＫ　１およびＩＩＣＩＪ　２を受けて、
これをそれぞれの内部で１／２分周し、上記送信用クロ
ックパルス５ＣＬＫ　１および５ＣＩＪ　２としている
。ここで、第４図の構成においては、ＳＩＡ　６１およ
び６２には、デユーティ比１対１のクロックパルスを互
いに位相を一致させたものが供給されねばならない、デ
ユーティ比１対１という要求は、Ｓｌ＾内部において受
信信号Ｒ５ＩまたはＲＳ２からクロック成分を取り出す
ためのＰＬＬ回路（図示せず）に用いる位相比較器（図
示せず）において要求されるものであり、５ＣＬＫ　１
と５ＣＬＫ　２との位相を一致させることは、第４図の
構成において１つの送／受信バッファ６５から２つのチ
ャンネルＣ１１ｌおよびＣＨ２のＳＩＡ６１およびＳＩ
Ａ　６２へ送信データを読出して、この送信データをＳ
ＩＡ　６１およびＳｌへ６２において、それぞれ５ＣＬ
Ｋ　１および５ＣＬＫ　２に同期させて送信するためで
ある。もし、５ＣＬＫ　１と５ＣＬＫ　２との位相差が
明確でないときは、送／受信バッファ・メモリをもう１
つ設けるか、あるいは位相同期用バッファを設ける必要
が生じ、回路規模が大きくなる。ところで、ＳＴＡ　６
１およびＳＩＡ　６２の各々において、前述の１／２分
周を行なう部分の出力は、前述の第６図の構成における
と同様の理由により１８０＠の位相の不確定さを有して
いる。すなわち、もし、５ＩＡ６１およびＳＩＡ　６２
にそれぞれ入力されるＥＣＬに１およびＥＣＬＫ　２の
位相が一致していても、上記５ＣＬＫ　１およびＳＣ！
、Ｋ　２の間にはθ″または１８０°の位相差が生じて
いる。第４図のデータ位相調整部６６は、この位相差を
検出してこれを修正するための構成である。

ところで、第４図のＳＩＡ　６１およびＳＩＡ　６２は
、１０ＭＨｚにも及ぶ高速のデータ通信に関わるもので
あるので、入力されるクロックパルスのデユーティ比お
よび波形に対しては高い精度が要求されている０例えば
ＡＭＤ社製のＡＭ７９９２においてはクロック入力周波
数が２９ＭＨｚのときパルス幅が２０ｎｓ以上立上り／
立下り時間が２ｎｓ以下と規定されている。

前記の第４図の外部クロックパルスＥＣＬＫ　１および
ＩＥＣＩＪ　２としては、前述の第２図のＤフリップフ
ロップ２０ａおよび２０ｂのＱ、出力およびＱ２出力が
供給されるが、前述のように本発明の構成によれば、各
Ｄフリップフロップ２０ａおよび２０ｂはＳＩＡ　６１
およびＳＩＡ　６２の外部クロック入力端子にすぐ近接
して設ける゛ことができるので、配線の分布容量による
クロックパルスの波形の歪みは最小限に抑えることがで
きる。

第２図の構成においては分周回路は２つのみであったが
、これは任意の複数に拡張できるものである。また、分
周回路は一般にカウンタのｎ出力とすることにより、任
意数分の１の分周回路が構成され得、複数のカウンタも
クリア（リセット）によって、同一位相に揃えることが
できる。

〔発明の効果〕

本発明によれば、複数のクロックパルス供給先へ、デユ
ーティ比が１対１であり、位相が互いに一致し、クロッ
クパルス供給先への入力時における波形の歪みの小さい
、クロックパルスを供給することができ、また、外部か
らのノイズによる位相の不一致も直ちに修復できる。

【図面の簡単な説明】

第１図は本発明の基本的構成図、゛　　第２図は本発明の実施例の構成図、第３図は第２
図の構成のタイミング図、第４図は本発明のクロックパ
ルス供給装置を適用する光再生中継器の構成例を示す図
、第５図はバス型ＬＡＮにおける折返しモードの光再生
中継装置０ＲＨＰの配置図、第６図は従来のデユーティ比ｌ対ｌのクロックパルスを
発生する装置の構成図である。（符号の説明）ｌ・・・原発振部、２ａ　、　２ｂ　、・・・２ｘ・・・分周回路、３・・
・位相不一致検出部、　４・・・同期部、１０・・・原
発振クロックパルス発生回路、２０．２０ａ　、２０ｂ
　、４０−Ｄフリップフロップ、３０・・・ＥＯＲ回路
、　４１・・・アンド回路、５０・・・パワー・オン・
リセット回路、５１・・・シュミット・トリガ回路、６１　、６２・・・５ＩＡ（シリアル・インターフェイ
ス・アダプタ）、６３・・・データセレクタ、６４・・・クロックセレクタ、６５・・・送受信バッファ・メモリ、６６・・・データ位相調整部。本発明の基本的構成図第１図本発明の実施例の構成図第２図従来のデユーティ比１対１のクロックペルスを発生する
装置の構成図第６図

Claims

【特許請求の範囲】１、一定周期の原発振クロックパルスを出力する原発振
部（１）と、該原発振クロックパルスの立上りまたは立下りエッジに
周期して出力を反転させ、該原発振クロックパルスの所
定倍の周期を有し、且つ、デューティ比１対１であるク
ロックパルスを出力し、複数のクロックパルス供給先の
各々に対して近接して設けられた分周回路（２ａ、２ｂ
、・・・２ｘ）と、該複数の分周回路（２ａ、２ｂ、・
・・２ｘ）の出力するクロックパルスの間における位相
の不一致を検出する位相不一致検出部（３）と、該位相不一致検出部（３）によって位相の不一致が検出
されたとき、該複数の分周回路（２ａ、２ｂ、・・・２
ｘ）の内部状態を同時に同一状態とする同期部（４）と
からなり、クロックパルス供給先への入力時の波形における歪みの
小さいクロックパルスを、複数のクロックパルス供給先
へ供給することを特徴とするクロックパルス供給装置。２、前記同期部（４）は、電源投入直後の所定時間、前
記位相不一致検出部（３）の位相不一致検出時の出力と
同レベルの出力をなすパワー・オン・リセット回路（５
０）の出力によっても駆動される特許請求の範囲第１項
記載のクロックパルス供給装置。