JP2007006492A - 位相同期ループ回路及び位相同期方法 - Google Patents
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Abstract
【解決手段】 位相同期ループ回路は外部クロック信号と帰還クロック信号を受信し、外部クロック信号の位相が帰還クロック信号の位相より先行するとアップ信号を発生し、外部クロック信号の位相が帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、アップ信号に応答して制御電圧が増加し、ダウン信号に応答して制御電圧を減少するループフィルタ回路と、制御電圧を受信してn(nは4以上の整数)個の内部クロック信号を直接発生する電圧制御発振器回路とを含むこともできる。また、位相同期ループ回路は少なくとも4個のループを含み制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路も含むことができる。
【選択図】 図4
Description
12 電荷ポンプCP
14 ループフィルタLF
16’ 電圧制御発振器VCO
ICLK1〜ICLKn 内部クロック信号
18−1、18−2、20 分周器
Claims (33)
- 外部クロック信号と帰還クロック信号を受信して前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少するループフィルタと、
前記制御電圧を受信して少なくともn(nは4以上の整数)個の内部クロック信号を直接発生する電圧制御発振器回路と、
を備えることを特徴とする位相同期ループ回路。 - 前記電圧制御発振器回路は、
ハイパーリングオシレータを備えることを特徴とする請求項1記載の位相同期ループ回路。 - 前記電圧制御発振器回路は、
n個の内部クロック信号を発生し、
前記n個の内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記n個の内部クロック信号の少なくとも1つは前記帰還クロック信号を発生するために用いられることを特徴とする請求項2記載の位相同期ループ回路。 - 前記位相同期ループ回路は、
前記n個の内部クロック信号のうち前記少なくとも1つの周波数を分配して前記帰還クロック信号を発生する分周器をさらに備えることを特徴とする請求項3記載の位相同期ループ回路。 - 前記分周器は、
少なくとも1つのDフリップフロップを備えることを特徴とする請求項4記載の位相同期ループ回路。 - 前記ループフィルタ回路は、
アナログループフィルタ回路であることを特徴とする請求項1記載の位相同期ループ回路。 - 前記ループフィルタ回路は、
電荷ポンプ及びローパスフィルタを具備し、
前記電荷ポンプは前記ローパスフィルタを充電または放電してロッキング動作が前記位相同期ループ回路で完了するまでに前記制御電圧のレベルを制御することを特徴とする請求項6記載の位相同期ループ回路。 - 前記n個の内部クロック信号を発生する電圧制御発振器回路は、
n個のノードを備え位相混合によって前記n個の内部クロック信号の少なくとも2個を発生することを特徴とする請求項1記載の位相同期ループ回路。 - 前記nが4であるとき、前記電圧制御発振器回路の2個のノードが(n/2)個の入力を受信し、前記電圧制御発振器回路の2個のノードが(n/2)−1個の入力を受信することを特徴とする請求項8記載の位相同期ループ回路。
- 前記nが4より大きい偶数であるとき、前記電圧制御発振器回路の各ノードは(n/2)個の入力を受信することを特徴とする請求項8記載の位相同期ループ回路。
- 前記nが4より大きい奇数であるとき、前記電圧制御発振器回路の各ノードは(n−1)/2個の入力を受信することを特徴とする請求項8記載の位相同期ループ回路。
- 前記nが4より大きい偶数であるとき、前記電圧制御発振器回路はn×(n/2)個のインバータを備えることを特徴とする請求項8記載の位相同期ループ回路。
- 前記nが4より大きい奇数であるとき、前記電圧制御発振器回路はn×(n−1)/2個のインバータを備えることを特徴とする請求項8記載の位相同期ループ回路。
- 前記nノードのそれぞれの位相は、
360/nの差があることを特徴とする請求項8記載の位相同期ループ回路。 - 前記nが4であるとき、前記電圧制御発振器回路は4個のノード、6個のインバータ、及び少なくとも3個のループ回路を備えることを特徴とする請求項8記載の位相同期ループ回路。
- 前記nが4であるとき、前記電圧制御発振器回路は4個のノード、8個のインバータ、少なくとも7個のループ回路を備えることを特徴とする請求項10記載の位相同期ループ回路。
- 前記nが5であるとき、前記電圧制御発振器回路は5個のノード、10個のインバータ、及び少なくとも8個のループ回路を備えることを特徴とする請求項10記載の位相同期ループ回路。
- 前記nが6であるとき、前記電圧制御発振器回路は6個のノード、18個のインバータ、及び少なくとも8個のループ回路を備えることを特徴とする請求項10記載の位相同期ループ回路。
- 前記nが8であるとき、前記電圧制御発振器回路は8個のノード、32個のインバータ、及び少なくとも8個のループ回路を備えることを特徴とする請求項10記載の位相同期ループ回路。
- 前記n個の内部クロック信号の少なくとも1つは前記外部クロック信号と同期することを特徴とする請求項1記載の位相同期ループ回路。
- 前記電圧制御発振器回路は、
m(mは2より大きい整数)×n個の内部クロック信号を発生し、m×n個の内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記m×n個の内部クロック信号の少なくとも1つは前記帰還クロック信号を発生するために用いられることを特徴とする請求項1記載の位相同期ループ回路。 - 前記電圧制御発振器回路は、
前記制御電圧を受信し、n個の中間内部クロック信号を発生する電圧制御発振器と、
前記n個の中間内部クロック信号をm×n個の内部クロック信号で分配するn個の分周器と、
をさらに備えることを特徴とする請求項21記載の位相同期ループ回路。 - 前記m×n個の内部クロック信号は前記外部クロック信号の周波数の倍数であり、前記n個の中間内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記n個の中間内部クロック信号の周波数はm×n個の内部クロック信号の周波数の倍数であることを特徴とする請求項22記載の位相同期ループ回路。
- 外部クロック信号及び帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少し、前記アップ信号に応答してアップカウンティングし前記ダウン信号に応答してダウンカウンティングして前記位相同期ループ回路でロッキング動作が完了するまでに前記制御電圧のレベルを制御するカウンタ、デジタルアナログ変換器及びループフィルタを備えるループフィルタ回路と、
前記制御電圧を受信して少なくともn(nは4以上の整数)内部クロック信号を直接発生する電圧制御発振器回路と、
を備えることを特徴とする位相同期ループ回路。 - 前記電圧制御発振器回路は、
m(mは2より大きい整数)×n個の内部クロック信号を発生し、前記m×n個の内部クロック信号は前記外部クロック信号の周波数の倍数であり、前記m×n個の内部クロック信号の少なくとも1つは前記帰還クロック信号を発生するために用いられることを特徴とする請求項24記載の位相同期ループ回路。 - 前記電圧制御発振器回路は、
前記制御電圧を受信し、n個の中間内部クロック信号を発生する電圧制御発振器と、
前記n個の中間内部クロック信号をm×n個の内部クロック信号で分配するn個の分周器と、
をさらに備えることを特徴とする請求項25記載の位相同期ループ回路。 - 前記m×n個の内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記n個の中間内部クロック信号の周波数は前記外部クロック信号の周波数の倍数であり、前記前記n個の中間内部クロック信号の周波数はm×n個の内部クロック信号の周波数の倍数であることを特徴とする請求項26記載の位相同期ループ回路。
- 前記電圧制御発振器回路は、
前記制御電圧を受信し、前記n個の中間内部クロック信号を前記n個の内部クロック信号で発生する電圧制御発振器を備えることを特徴とする請求項25記載の位相同期ループ回路。 - 外部クロック信号と帰還クロック信号を受信し、
前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を出力し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生し、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少し、
少なくともn(nは4より大きい整数)個の内部クロック信号を直接発生し、
前記少なくともn個の内部クロック信号の少なくとも1つから前記帰還クロック信号を発生し、
前記帰還クロック信号の位相を前記外部クロック信号の位相に同期させることを特徴とする位相同期方法。 - 外部クロック信号と帰還クロック信号を受信し、前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生する位相検出器と、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少するループフィルタ回路と、
少なくとも4個のループを含み、前記制御電圧を受信して複数の内部クロック信号を発生する電圧制御発振器回路と、
を備えることを特徴とする位相同期ループ回路。 - 外部クロック信号と帰還クロック信号を受信し、
前記外部クロック信号の位相が前記帰還クロック信号の位相より先行するとアップ信号を発生し、前記外部クロック信号の位相が前記帰還クロック信号の位相より遅れるとダウン信号を発生し、
前記アップ信号に応答して制御電圧が増加し、前記ダウン信号に応答して前記制御電圧が減少し、
各分離されたループから少なくともn(nは4以上の整数)個の内部クロック信号を発生して、
前記帰還クロック信号の位相を前記外部クロック信号の位相に同期させることを特徴とする位相同期方法。 - メモリセルアレイと、
外部クロック信号及び帰還クロック信号を受信し、少なくともn(nは4以上の整数)個の内部クロック信号を直接発生する少なくとも電圧制御発振器を含む位相同期ループ回路と、
前記少なくともn個の内部クロック信号を受信し、p(pは2以上の整数)個の制御信号を発生する制御信号発生器回路と、
前記p個の制御信号のそれぞれに応答して直列ビットストリームのビットを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも1つの直並列変換器と、
前記p個の制御信号のそれぞれに応答して前記メモリセルアレイから並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも1つの並直列変換器と、
を備えることを特徴とするメモリ装置。 - 複数のメモリ装置を備え、前記複数のメモリ装置のそれぞれが、
メモリセルアレイと、
外部クロック信号及び帰還クロック信号を受信し、少なくともn(nは4以上の整数)個の内部クロック信号を直接発生する少なくとも電圧制御発振器を含む位相同期ループ回路と、
前記少なくともn個の内部クロック信号を受信し、p(pは2以上の整数)個の制御信号を発生する制御信号発生器回路と、
前記p個の制御信号のそれぞれに応答して直列ビットストリームのビットを受信し、前記直列ビットストリームを前記メモリセルアレイに用いられる並列ビットストリームに変換する少なくとも1つの直並列変換器と、
前記p個の制御信号のそれぞれに応答して前記メモリセルアレイから並列ビットストリームを受信し、前記並列ビットストリームを直列ビットストリームに変換する少なくとも1つの並直列変換器を備えるメモリモジュールと、
前記外部クロック信号を前記複数のメモリ装置のそれぞれの位相同期ループ回路に供給し、命令信号及びアドレス信号を前記メモリモジュールに供給するメモリ制御器と、
を備えることを特徴とするメモリシステム。
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