KR100541549B1 - 링 오실레이터 - Google Patents

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Abstract

본 발명은 링 오실레이터를 공개한다. 이 회로는 짝수개의 반전 회로들을 구비한 적어도 하나이상의 제1 링 형태의 회로, 및 홀수개의 반전 회로들을 구비한 적어도 하나이상의 제2 링 형태의 회로를 구비하고, 제1 링 형태의 회로와 제2 링 형태의 회로가 하나이상의 반전 회로들을 공유하는 것을 특징으로 한다. 또한, N개의 노드들을 구비하고, N개의 노드들사이에 연결된 N+1보다 크거나 같고, N(N-1)/2보다 작거나 같은 수의 반전 회로들을 구비하고, N개의 노드들중 적어도 하나이상의 노드로 입력되는 신호의 수가 적어도 2개이상인 것을 특징으로 한다. 따라서, 적어도 하나이상의 노드에서 클럭 신호들이 위상 혼합됨에 의해서 고주파수의 클럭 신호를 발생할 수 있다.

Description

링 오실레이터{Ring oscillator}
도1은 종래의 링 오실레이터의 각 노드의 연결 및 각 노드의 입출력 신호의 수를 나타내는 것이다.
도2는 도1에 따른 링 오실레이터의 일실시예의 구성을 나타내는 것이다.
도3은 도1에 따른 링 오실레이터의 다른 실시예의 구성을 나타내는 것이다.
도4는 도2 또는 도3에 나타낸 링 오실레이터의 각 노드들에서 발생되는 클럭 신호들의 타이밍도이다.
도5는 본 발명의 일실시예의 링 오실레이터의 각 노드들의 연결 및 각 노드의 입출력 신호의 수를 나타내는 것이다.
도6은 도5에 따른 본 발명의 일실시예의 링 오실레이터의 일예의 구성을 나타내는 것이다.
도7은 도5에 따른 본 발명의 일 실시예의 링 오실레이터의 다른 예의 구성을 나타내는 것이다.
도8은 도6 또는 7에 나타낸 링 오실레이터의 각 노드들에서 발생되는 클럭 신호들의 타이밍도이다.
도9는 본 발명의 다른 실시예의 링 오실레이터의 각 노드들의 연결 및 각 노드들의 입출력 신호의 수를 나타내는 것이다.
도10은 도9에 따른 본 발명의 일실시예의 링 오실레이터의 일예의 구성을 나타내는 것이다.
도11은 도10에 나타낸 본 발명의 링 오실레이터의 각 노드들에서 발생되는 클럭 신호들의 타이밍도이다.
도12는 본 발명의 또 다른 실시예의 링 오실레이터의 각 노드들의 연결 및 각 노드들의 입출력 신호의 수를 나타내는 것이다.
도13은 도12에 따른 본 발명의 일실시예의 링 오실레이터의 구성을 나타내는 것이다.
도14는 본 발명의 또 다른 실시예의 링 오실레이터의 각 노드들의 연결 및 각 노드들의 입출력 신호의 수를 나타내는 것이다.
도15는 도14에 따른 본 발명의 일실시예의 링 오실레이터의 구성을 나타내는 것이다.
본 발명은 오실레이터에 관한 것으로, 특히 고주파수의 클럭신호를 발생할 수 있는 링 오실레이터에 관한 것이다.
종래에는 링 오실레이터를 사용하여 일정한 주파수의 클럭신호를 발생하였다. 링 오실레이터는 3개이상의 홀수개의 인버터들을 링 형태로 연결하여 구성되거나, 소정 개수의 차동 증폭기들을 링 형태로 연결하여 구성된다.
그런데, 종래의 링 오실레이터는 링 형태를 구성하는 인버터들의 지연 시간을 줄이는 데에 한계가 있기 때문에 일정한 주파수이상의 고주파수의 클럭신호를 발생할 수가 없다는 문제가 있다.
도1은 종래의 링 오실레이터의 각 노드의 연결 및 각 노드의 입출력 신호의 수를 나타내는 것으로, 3개의 노드들(A, B, C)을 통하여 클럭신호들을 발생하는 경우를 예로 들어 나타낸 것이다.
도1에서, 3개의 노드들(A, B, C)이 링 형태로 연결되어 있으며, 노드들(A, B, C) 각각은 하나의 입력 신호를 입력하고 하나의 출력 신호를 발생한다. (1, 1)에서, 앞의 1은 입력 신호의 수를 의미하고, 뒤의 1은 출력 신호의 수를 의미한다.
즉, 종래의 링 오실레이터는 3개이상의 홀수개의 노드들을 통하여 클럭신호를 발생할 수 있도록 구성되는 경우에 노드들 각각은 하나의 입력 신호를 입력하고 하나의 출력 신호를 발생하도록 구성된다.
도2는 도1에 따른 링 오실레이터의 일실시예의 구성을 나타내는 것으로, 인버터들(I1 ~ I3)로 구성되어 있다. 인버터들(I1 ~ I3)사이의 각 노드들(A, B, C)이 도1의 노드들(A, B, C)에 대응된다.
도2에서, 인버터들(I1, I2, I3) 각각은 하나의 입력 신호를 입력하여 하나의 출력신호를 발생한다. 즉, 인버터(I1)는 노드(C)의 클럭 신호를 반전하여 노드(A)로 반전된 클럭 신호를 발생하고, 인버터(I2)는 노드(A)의 클럭 신호를 반전하여 노드(B)로 반전된 클럭 신호를 발생하고, 인버터(I3)는 노드(B)의 클럭 신호를 반전하여 노드(C)로 반전된 클럭 신호를 발생한다.
도3은 도1에 따른 링 오실레이터의 다른 실시예의 구성을 나타내는 것으로, 차동 증폭기들(DA1 ~ DA3)로 구성되어 있다. 차동 증폭기들(DA1 ~ DA3)사이의 각 노드들(A, B, C)이 도1의 노드들(A, B, C)에 대응되고, 노드들(AB, BB, CB)은 노드들(A, B, C)을 통하여 출력되는 클럭 신호와 반대 위상의 신호가 출력되는 노드들이다.
도3에서, 차동 증폭기(DA1)는 노드들(C, CB)의 신호 차를 증폭하여 노드들(A, AB)로 증폭된 신호를 발생하고, 차동 증폭기(DA2)는 노드들(A, AB)의 신호 차를 증폭하여 노드들(B, BB)로 증폭된 신호를 발생한다. 그리고, 차동 증폭기(DA3)는 노드들(B, BB)의 신호 차를 증폭하여 노드들(C, CB)로 증폭된 신호를 발생한다.
도4는 도2 또는 도3에 나타낸 링 오실레이터의 각 노드들에서 발생되는 클럭 신호들의 타이밍도로서, 도2 또는 도3에 나타낸 인버터들(I1, I2, I3) 또는 차동 증폭기들(DA1, DA2, DA3) 각각의 지연 시간을 tD로 가정한 경우의 클럭 신호들의 타이밍도이다.
도4에 나타낸 것처럼, 노드(A)의 클럭 신호가 지연 시간(tD)만큼 지연되고 반전되어 노드(B)에 클럭 신호가 발생되고, 노드(B)의 클럭 신호가 지연 시간(tD)만큼 지연되고 반전되어 노드(C)에 클럭 신호가 발생된다. 그리고, 노드(C)의 클럭 신호가 지연 시간(tD)만큼 지연되고 반전되어 노드(A)의 클럭 신호가 발생된다. 결과적으로, 노드들(A, B, C) 각각에서 발생되는 클럭 신호의 펄스폭은 3tD의 시간을 가지고, 클럭 신호의 주기는 6tD가 되고, 주파수는 1/6tD가 된다.
종래의 링 오실레이터는 링 오실레이터를 구성하는 인버터들의 지연 시간을 줄임에 의해서 클럭 신호의 주기를 줄이고, 이에 따라 클럭 신호의 주파수를 높일 수 있다. 따라서, 3개의 인버터들 또는 차동 증폭기들을 구비하는 링 오실레이터가 가장 높은 주파수의 클럭 신호를 발생할 수 있다.
그런데, 링 오실레이터를 구성하는 인버터들의 지연 시간을 줄이는 데는 한계가 있으며, 이에 따라 소정 주파수이상의 고주파수의 클럭 신호를 발생할 수 없다는 문제가 있다.
본 발명의 목적은 종래의 링 오실레이터보다 고주파수의 클럭 신호를 발생할 수 있는 링 오실레이터를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 링 오실레이터의 제1형태는 짝수개의 반전 회로들을 구비한 적어도 하나이상의 제1 링 형태의 회로, 및 홀수개의 반전 회로들을 구비한 적어도 하나이상의 제2 링 형태의 회로를 구비하고, 상기 제1 링 형태의 회로와 상기 제2 링 형태의 회로가 하나이상의 반전 회로들을 공유하는 것을 특징으로 하고, 상기 공유되는 하나이상의 반전 회로의 출력 노드에서 위상 혼합이 이루어지는 것을 특징으로 한다.
상기 반전 회로는 인버터 또는 차동 증폭기인 것을 특징으로 한다.
상기 제1 링 형태의 회로는 상기 짝수개의 반전 회로들이 링 형태로 종속 연결되는 것을 특징으로 하고, 상기 제2 링 형태의 회로는 상기 홀수개의 반전 회로들이 링 형태로 종속 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 링 오실레이터의 제2형태는 N개의 노드들을 구비하고, 상기 N개의 노드들사이에 연결된 N+1보다 크거나 같고, N(N-1)/2보다 작거나 같은 수의 반전 회로들을 구비하고, 상기 N개의 노드들중 적어도 하나이상의 노드로 입력되는 신호의 수가 적어도 2개이상인 것을 특징으로 한다.
삭제
상기 반전 회로는 인버터 또는 차동 증폭기인 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 링 오실레이터를 설명하면 다음과 같다.
도5는 본 발명의 일실시예의 링 오실레이터의 각 노드들의 연결 및 각 노드의 입출력 신호의 수를 나타내는 것으로, 4개의 노드들(A, B, C, D)을 통하여 클럭신호들을 발생하는 경우를 예로 들어 나타낸 것이다.
도5에서, 4개의 노드들(A, B, C, D)이 노드들(A, B, C, D, A)을 연결하는 하나의 링 형태와 노드들(A, B, C, A)을 연결하는 다른 하나의 링 형태로 구성되어 있다. 노드들(A, B, C)은 두 개의 링 형태에 모두 포함된다. 노드(A)는 2개의 입력 신호들과 하나의 출력 신호를 가지고, 노드들(B, D)은 하나의 입력 신호와 하나의 출력 신호를 가지고, 노드(C)는 하나의 입력 신호와 2개의 출력 신호들을 가진다.
상술한 바와 같이 본 발명의 일실시예의 링 오실레이터는 4개의 노드들(A, B, C, D)이 2개의 링 형태를 구성하고, 2개의 링 형태가 중첩되어 구성되어 있다.
도6은 도5에 따른 본 발명의 일실시예의 링 오실레이터의 일예의 구성을 나타내는 것으로, 5개의 인버터들(I1 ~ I5)로 구성되어 있다.
도6에서, 3개의 인버터들(I1 ~ I3)이 하나의 링 형태를 구성하고, 4개의 인버터들(I2 ~ I5)이 다른 하나의 링 형태를 구성하고 있다. 즉, 짝수개의 인버터들로 구성된 링 형태와 홀수개의 인버터들로 구성된 링 형태가 중첩되어 구성되어 있다. 또한, 4개의 노드들(A, B, C, D)사이에 5개의 인버터들(I1 ~ I5)을 연결하여 구성되어 있다.
도6에서, 인버터들(I1 ~ I3)은 도2에 나타낸 종래의 링 오실레이터와 동일한 구성을 가지며, 인버터들(I4, I5)은 도2에 나타낸 종래의 링 오실레이터에 추가되어 구성되어 있다. 인버터(I4)는 노드(C)의 클럭 신호를 지연하고 반전하여 노드(D)로 클럭 신호를 출력하고, 인버터(I5)는 노드(D)의 클럭 신호를 지연하고 반전하여 노드(A)로 클럭 신호를 출력한다.
도6에 나타낸 링 오실레이터의 동작을 간단하게 살펴보면 다음과 같다.
인버터(I1)를 통하여 출력되는 클럭 신호와 인버터(I5)를 통하여 출력되는 클럭 신호가 노드(A)로 동시에 출력되고, 노드(A)에서 위상 혼합이 일어나게 된다. 이때, 위상 혼합은 인버터(I1)를 통하여 출력되는 클럭 신호와 동일한 위상을 가지는 인버터(I5)를 통하여 출력되는 클럭 신호사이에 수행된다. 이와같은 위상 혼합에 대한 이론은 이미 공개되어 있으므로 여기에서는 설명을 생략하기로 한다. 노드(A)에서 위상 혼합이 일어남에 의해서 노드(A)에서 발생되는 클럭 신호의 지연 시간이 앞당겨지게 된다. 즉, 노드(C)의 클럭 신호가 인버터(I1)를 통하여 노드(A) 로 출력될 때, 인버터(I1)의 지연 시간보다 작은 지연 시간을 가지고 지연되고 반전되어 노드(A)로 출력된다. 이에 따라, 노드들(A, B, C, D) 각각을 통하여 출력되는 클럭 신호의 펄스폭이 줄어들게 되고, 따라서, 클럭 신호의 주기가 짧아지게 되어, 클럭 신호의 주파수가 커지게 된다.
도7은 도5에 따른 본 발명의 일 실시예의 링 오실레이터의 다른 예의 구성을 나타내는 것으로, 5개의 차동 증폭기들(DA1 ~ DA5)로 구성되어 있다.
도7에 나타낸 링 오실레이터는 도6에 나타낸 5개의 인버터들(I1 ~ I5)을 5개의 차동 증폭기들(DA1 ~ DA5)로 대체하여 구성되어 있다.
도7에서, 차동 증폭기들(DA1 ~ DA3)은 도3에 나타낸 종래의 링 오실레이터와 동일한 구성을 가지며, 차동 증폭기들(DA4, DA5)은 도3에 나타낸 종래의 링 오실레이터에 추가되어 구성되어 있다. 차동 증폭기(DA4)는 노드들(C, CB)의 클럭 신호들의 차를 증폭하여 노드들(D, DB)를 출력하고, 차동 증폭기(DA5)는 노드들(D, DB)의 클럭 신호들의 차를 증폭하여 노드들(A, AB)로 출력한다.
도7에 나타낸 링 오실레이터 또한, 도6에 나타낸 링 오실레이터와 마찬가지로, 노드들(A, AB)에서 위상 혼합이 일어나서, 노드들(A, AB)에서 발생되는 클럭 신호들의 지연 시간이 앞당겨지게 된다. 이에 따라, 노드들(A, B, C, D) 각각을 통하여 출력되는 클럭 신호의 펄스폭이 줄어들게 되고, 따라서, 클럭 신호의 주기가 짧아지게 되어, 클럭 신호의 주파수가 커지게 된다.
도8은 도6 또는 7에 나타낸 링 오실레이터의 각 노드들에서 발생되는 클럭 신호들의 타이밍도로서, 도6 또는 도7에 나타낸 인버터들(I1 ~ I5) 또는 차동 증폭 기들(DA1 ~ DA5) 각각의 지연 시간이 tD로 가정한 경우의 클럭 신호들의 타이밍도이다.
도8에 나타낸 것처럼, 노드(C)의 클럭 신호가 "로우"레벨로 천이하면, 인버터(I1)을 통하여 지연 시간(tD)만큼 지연되고 반전되어 노드(A)의 클럭 신호가 "하이"레벨로 천이한다. 도8에 점선으로 나타낸 A"의 클럭 신호가 발생된다. 이는 인버터들(I4, I5)이 없다고 가정했을 경우에 발생되는 클럭 신호이다. 그리고, 노드(C)의 클럭 신호가 "로우"레벨로 천이하는 시점보다 앞선 시점에서 노드(C)의 클럭 신호와 동일한 위상인 "로우"레벨로 천이하는 노드(D)의 클럭 신호가 발생되는데, 노드(D)의 클럭 신호 또한, 노드(C)의 클럭 신호와 마찬가지로, 노드(D)의 클럭 신호가 "로우"레벨로 천이하면, 인버터(I5)를 통하여 지연 시간(tD)만큼 지연되고 반전되어 노드(A)의 클럭 신호가 "하이"레벨로 천이한다. 도8에 점선으로 나타낸 A'의 클럭 신호가 발생된다. 이는 인버터(I1)가 없다고 가정했을 경우에 발생되는 클럭 신호이다. 이때, 인버터(I1)를 통하여 출력되는 클럭 신호(A")와 인버터(I5)를 통하여 출력되는 클럭 신호(A')가 노드(A)에서 위상 혼합되어 클럭 신호(A")의 발생 시점과 클럭 신호(A')의 발생 시점의 중간 시점에서 노드(A)의 클럭 신호가 "하이"레벨로 천이한다. 도8의 점선으로 나타낸 A'+A"/2의 클럭 신호가 발생된다. 이에 따라, 노드(A)의 클럭 신호가 지연 시간(tD)만큼 지연되어 노드(B)로 출력되고, 노드(B)의 클럭 신호가 지연 시간(tD)만큼 지연되어 노드(C)로 출력되고, 노드(C)의 클럭 신호가 지연 시간(td)만큼 지연되어 노드(A)로 출력된다.
결과적으로, 노드(A)에서 인버터(I1)로부터 출력되는 신호와 인버터(I5)로부 터 출력되는 신호의 위상이 혼합되어, 노드(C)로부터 발생되는 신호가 도8에 나타낸 바와 같이 지연 시간(tD)보다 작은 지연 시간(td)만큼 지연되어 노드(A)로 클럭 신호를 발생한다. 따라서, 노드들(A, B, C, D) 각각에 발생되는 클럭 신호의 주기가 2(2tD+td)가 되고, 주파수는 1/2(2tD+td)가 된다.
따라서, 본 발명의 링 오실레이터는 종래의 링 오실레이터의 주파수보다 높은 주파수의 클럭 신호를 발생한다.
도9는 본 발명의 다른 실시예의 링 오실레이터의 각 노드들의 연결 및 각 노드들의 입출력 신호의 수를 나타내는 것으로, 4개의 노드들(A, B, C, D)을 통하여 클럭 신호들을 발생하는 경우를 예로 들어 나타낸 것이다.
도9에서, 4개의 노드들(A, B, C, D)이 노드들(A, B, C, D, A)을 연결하는 제1 링 형태와 노드들(A, B, C, A)을 연결하는 제2 링 형태와 노드들(B, C, D, B)을 연결하는 제3 링 형태로 구성되어 있다. 노드들(A, B, C)은 제1 및 제2 링 형태에 모두 포함되고, 노드들(B, C, D)은 제1 및 제3 링 형태에 모두 포함된다. 그리고, 노드들(B, C)은 제1, 제2, 및 제3 링 형태에 모두 포함된다. 노드들(A, B)은 2개의 입력 신호들과 하나의 출력 신호를 가지고, 노드들(C, D)은 하나의 입력 신호와 하나의 출력 신호를 가진다.
상술한 바와 같이 본 발명의 다른 실시예의 링 오실레이터는 4개의 노드들(A, B, C, D)이 3개의 링 형태를 구성하고, 3개의 링 형태가 중첩되어 구성되어 있다. 또한, 노드들(A, B, C, D)사이에 6개의 인버터들(I1 ~ I6)을 연결하여 구성되어 있다.
도10은 도9에 따른 본 발명의 일실시예의 링 오실레이터의 일예의 구성을 나타내는 것으로, 6개의 인버터들(I1 ~ I6)로 구성되어 있다.
도10에서, 4개의 인버터들(I2 ~ I5)이 제1 링 형태를 구성하고, 3개의 인버터들(I1 ~ I3)이 제2 링 형태를 구성하고, 3개의 인버터들(I3, I4, I6)이 제3 링 형태를 구성하고 있다.
도10에 나타낸 링 오실레이터 또한, 도6에 나타낸 링 오실레이터와 마찬가지로 짝수개의 인버터들로 구성된 링 형태와 홀수개의 인버터들로 구성된 링 형태가 중첩되어 구성되어 있다.
도10에서, 인버터들(I1 ~ I5)은 도6에 나타낸 링 오실레이터와 동일한 구성을 가지며, 인버터(I6)가 도6에 나타낸 링 오실레이터에 추가되어 구성되어 있다. 인버터(I6)는 노드(D)의 클럭 신호를 지연하고 반전하여 노드(B)로 클럭 신호를 출력한다.
도10에 나타낸 링 오실레이터의 동작을 간단하게 살펴보면 다음과 같다.
인버터(I1)를 통하여 출력되는 클럭 신호와 인버터(I5)를 통하여 출력되는 클럭 신호가 노드(A)로 동시에 출력되고, 노드(A)에서 인버터들(I1, I5)을 통하여 출력되는 클럭 신호들의 위상이 혼합된다. 그러면, 노드(A)에서 발생되는 클럭 신호가 인버터(I1)를 통하여 출력되는 클럭 신호보다는 빠르고, 인버터(I5)를 통하여 출력되는 클럭 신호보다는 느려지게 된다. 결과적으로, 노드(A)에서 발생되는 클럭 신호가 인버터(I1)의 지연 시간보다 짧은 지연 시간만큼 지연되고 반전되어 발생된다.
또한, 인버터(I6)를 통하여 출력되는 클럭 신호와 인버터(I2)를 통하여 출력되는 클럭 신호가 노드(B)로 동시에 출력되고, 노드(B)에서 인버터들(I2, I6)을 통하여 출력되는 클럭 신호들의 위상이 혼합된다. 그러면, 노드(B)에서 발생되는 클럭 신호가 인버터(I6)를 통하여 출력되는 클럭 신호보다는 빠르고, 인버터(I2)를 통하여 출력되는 클럭 신호보다는 느려지게 된다. 결과적으로, 노드(B)에서 발생되는 클럭 신호가 인버터(I6)의 지연 시간보다 짧은 지연 시간만큼 지연되고 반전되어 발생된다.
이에 따라, 노드들(A, B, C, D) 각각을 통하여 출력되는 클럭 신호의 펄스폭이 줄어들게 되고, 따라서, 클럭 신호의 주기가 짧아지게 되어, 클럭 신호의 주파수가 커지게 된다.
그리고, 도시하지는 않았지만, 도10에 따른 본 발명의 일실시예의 링 오실레이터의 다른 예의 구성은 도10에 나타낸 인버터들을 차동 증폭기들로 대체함에 의해서 구성하는 것이다.
도11은 도10에 나타낸 본 발명의 링 오실레이터의 각 노드들에서 발생되는 클럭 신호들의 타이밍도로서, 도10에 나타낸 인버터들(I1 ~ I6) 각각의 지연 시간을 tD로 가정한 경우의 클럭 신호들의 타이밍도이다.
도11에서, 노드(A)에 발생되는 클럭 신호(A'+A"/2)는 도8에서 설명한 바와 같은 방법으로 발생되므로, 도8의 설명을 참고로 하면 쉽게 이해될 것이다. 여기에서, 노드(B)에 발생되는 클럭 신호에 대하여 설명하기로 한다.
노드(D)의 클럭 신호가 "하이"레벨로 천이하면, 인버터(I6)를 통하여 지연 시간(tD)만큼 지연되고 반전되어 노드(B)의 클럭 신호가 "로우"레벨로 천이한다. 도11에 점선으로 나타낸 B"의 클럭 신호가 발생된다. 이는 인버터들(I1, I5, I2)가 없다고 가정했을 경우에 발생되는 클럭 신호이다. 그리고, 노드(D)의 클럭 신호가 "하이"레벨로 천이하는 시점보다 앞선 시점에서 노드(D)와 동일한 위상인 "하이"레벨로 천이하는 노드(A)의 클럭 신호가 발생되는데, 노드(A)의 클럭 신호 또한, 노드(D)의 클럭 신호와 마찬가지로, 노드(A)의 클럭 신호가 "로우"레벨로 천이하면, 인버터(I2)를 통하여 지연 시간(tD)만큼 지연되고 반전되어 노드(B)의 클럭 신호가 "로우"레벨로 천이한다. 도11에 점선으로 나타낸 B'의 클럭 신호가 발생된다. 이는 인버터들(I4 ~ I6)이 없다고 가정했을 경우에 발생되는 클럭 신호이다. 이때, 인버터(I2)를 통하여 출력되는 클럭 신호(B')와 인버터(I6)를 통하여 출력되는 클럭 신호(B")가 노드(B)에서 위상 혼합되어 클럭 신호(B")의 발생 시점과 클럭 신호(B')의 발생 시점의 중간 시점에서 노드(B)의 클럭 신호가 "로우"레벨로 천이한다. 도8의 점선으로 나타낸 B'+B"/2의 클럭 신호가 발생된다.
결과적으로, 노드(A)에서 인버터(I1)로부터 출력되는 신호와 인버터(I5)로부터 출력되는 신호의 위상이 혼합되어, 노드(C)로부터 발생되는 신호가 도11에 나타낸 바와 같이 지연 시간(tD)보다 작은 지연 시간(td1)만큼 지연되어 노드(A)로 클럭 신호를 발생한다. 그리고, 노드(B)에서 인버터(I2)로부터 출력되는 신호와 인버터(I6)로부터 출력되는 신호의 위상이 혼합되어, 노드(D)로부터 발생되는 신호가 도11에 나타낸 바와 같은 지연 시간(tD)보다 작은 지연 시간(td2)만큼 지연되어 노드(B)로 클럭 신호를 발생한다.
이에 따라, 노드(C)의 클럭 신호가 지연 시간(td1)만큼 지연되어 노드(D)로 출력되고, 노드(D)의 클럭 신호가 지연 시간(td2)만큼 지연되어 노드(B)로 출력되고, 노드(B)의 클럭 신호가 지연 시간(tD)만큼 지연되어 노드(C)로 출력된다.
따라서, 노드들(A, B, C, D) 각각에 발생되는 클럭 신호의 주기가 2(tD+td1+td2)가 되고, 주파수는 1/2(tD+td1+td2)가 된다. 따라서, 본 발명의 링 오실레이터는 종래의 링 오실레이터의 주파수보다 높은 주파수의 클럭 신호를 발생한다.
도12는 본 발명의 또 다른 실시예의 링 오실레이터의 각 노드들의 연결 및 각 노드들의 입출력 신호의 수를 나타내는 것으로, 5개의 노드들(A, B, C, D, E)을 통하여 클럭 신호들을 발생하는 경우를 예로 들어 나타낸 것이다.
도12에서, 5개의 노드들(A, B, C, D, E)이 이들 노드들을 연결하는 복수개의 링 형태로 구성되어 있다. 즉, 5개의 노드들(A, B, C, D, E)이 짝수개의 노드들을 연결하는 복수개의 제1링 형태와 홀수개의 노드들을 연결하는 복수개의 제2링 형태로 구성되어 있다. 노드들(A, B, C, D, E) 각각은 2개의 입력 신호들과 2개의 출력 신호들을 가진다.
상술한 바와 같이 본 발명의 또 다른 실시예의 링 오실레이터는 5개의 노드들(A, B, C, D, E)이 복수개의 링 형태를 구성하고, 복수개의 링 형태가 중첩되어 구성되어 있다.
도13은 도12에 따른 본 발명의 일실시예의 링 오실레이터의 구성을 나타내는 것으로, 10개의 인버터들(I10 ~ I19)로 구성되어 있다.
도13에서, 인버터들(I10, I12 ~ I15, I17)은 도10에 나타낸 링 오실레이터의 인버터들(I1 ~ I6)과 동일한 구성을 가지며, 인버터들(I11, I16, I18, I19)이 도10에 나타낸 링 오실레이터에 추가되어 구성되어 있다. 인버터(I11)는 노드(A)의 클럭 신호를 지연하고 반전하여 노드(B)로 클럭 신호를 출력하고, 인버터(I16)는 노드(B)의 클럭 신호를 지연하고 반전하여 노드(C)로 클럭 신호를 출력하고, 인버터(I18)는 노드(E)의 클럭 신호를 지연하고 반전하여 노드(C)로 클럭 신호를 출력하고, 인버터(I19)는 노드(B)의 클럭 신호를 지연하여 반전하여 노드(C)로 클럭 신호를 출력한다.
또한, 도13에 나타낸 링 오실레이터는 5개의 노드들(A, B, C, D, E)사이에 10개의 인버터들(I10 ~ I19)을 연결하여 구성되어 있다.
도13에 나타낸 링 오실레이터의 동작을 간단하게 살펴보면 다음과 같다.
인버터(I10)를 통하여 출력되는 클럭 신호와 인버터(I13)를 통하여 출력되는 클럭 신호가 노드(A)로 동시에 출력되고, 노드(A)에서 인버터들(I10, I13)을 통하여 출력되는 클럭 신호들의 위상이 혼합된다. 그러면, 노드(A)에서 발생되는 클럭 신호가 인버터(I10)를 통하여 출력되는 클럭 신호보다는 빠르고, 인버터(I13)를 통하여 출력되는 클럭 신호보다는 느려지게 된다. 결과적으로, 노드(A)에서 발생되는 클럭 신호가 인버터(I10)의 지연 시간보다 짧은 지연 시간만큼 지연되고 반전되어 발생된다.
또한, 인버터(I11)를 통하여 출력되는 클럭 신호와 인버터(I15)를 통하여 출력되는 클럭 신호가 노드(B)로 동시에 출력되고, 노드(B)에서 인버터들(I11, I15) 을 통하여 출력되는 클럭 신호들의 위상이 혼합된다. 그러면, 노드(B)에서 발생되는 클럭 신호가 인버터(I11)를 통하여 출력되는 클럭 신호보다는 빠르고, 인버터(I15)를 통하여 출력되는 클럭 신호보다는 느려지게 된다. 결과적으로, 노드(B)에서 발생되는 클럭 신호가 인버터(I11)의 지연 시간보다 짧은 지연 시간만큼 지연되고 반전되어 발생된다.
또한, 인버터(I14)를 통하여 출력되는 클럭 신호와 인버터(I17)를 통하여 출력되는 클럭 신호가 노드(E)로 동시에 출력되고, 노드(E)에서 인버터들(I14, I17)을 통하여 출력되는 클럭 신호들의 위상이 혼합된다. 그러면, 노드(E)에서 발생되는 클럭 신호가 인버터(I17)를 통하여 출력되는 클럭 신호보다는 빠르고, 인버터(I14)를 통하여 출력되는 클럭 신호보다는 느려지게 된다. 결과적으로, 노드(E)에서 발생되는 클럭 신호가 인버터(I17)의 지연 시간보다 짧은 지연 시간만큼 지연되고 반전되어 발생된다.
이에 따라, 노드들(A, B, C, D, E) 각각을 통하여 출력되는 클럭 신호의 펄스폭이 줄어들게 되고, 따라서, 클럭 신호의 주기가 짧아지게 되어, 클럭 신호의 주파수가 커지게 된다.
시뮬레이션 결과, 도13에 나타낸 링 오실레이터는 5개의 노드들(A, B, C, E, E) 모두에서 위상 혼합이 발생되어 도10에 나타낸 링 오실레이터보다 빠른 주파수의 클럭 신호를 발생함이 확인되었다.
그리고, 도시하지는 않았지만, 도13에 따른 본 발명의 일실시예의 링 오실레이터의 다른 예의 구성은 도13에 나타낸 인버터들을 차동 증폭기들로 대체함에 의 해서 구성하는 것이다.
도14는 본 발명의 또 다른 실시예의 링 오실레이터의 각 노드들의 연결 및 각 노드들의 입출력 신호의 수를 나타내는 것으로, 6개의 노드들(A, B, C, D, E, F)을 통하여 클럭 신호들을 발생하는 경우를 예로 들어 나타낸 것이다.
도14에서, 6개의 노드들(A, B, C, D, E, F)이 이들 노드들을 연결하는 복수개의 링 형태로 구성되어 있다. 즉, 짝수개의 노드들을 연결하는 복수개의 제1링 형태와 홀수개의 노드들을 연결하는 복수개의 제2링 형태로 구성되어 있다. 노드(A)는 4개의 입력 신호들과 하나의 출력 신호를 가지고, 노드(B)는 하나의 입력 신호와 4개의 출력 신호들을 가지고, 노드들(C, D) 각각은 3개의 입력 신호들과 2개의 출력 신호들을 가지며, 노드들(E, F) 각각은 2개의 입력 신호들과 3개의 출력 신호들을 가진다.
상술한 바와 같이 본 발명의 또 다른 실시예의 링 오실레이터는 6개의 노드들(A, B, C, D, E, F)이 복수개의 링 형태를 구성하고, 복수개의 링 형태가 중첩되어 구성되어 있다.
도15는 도14에 따른 본 발명의 일실시예의 링 오실레이터의 구성을 나타내는 것으로, 15개의 인버터들(I20 ~ I34)로 구성되어 있다. 또한, 도15에 나타낸 본 발명의 링 오실레이터는 6개의 노드들(A, B, C, D, E, F)사이에 15개의 인버터들(I20 ~ I34)을 연결하여 구성되어 있다.
도15에서, 인버터들(I20 ~ I34)은 각각의 입력 노드의 클럭 신호를 반전하고 지연하여 각각의 출력 노드로 클럭 신호를 발생한다.
도15에 나타낸 링 오실레이터의 동작을 간단하게 살펴보면 다음과 같다.
인버터들(I25, I30, I32, I33)을 통하여 출력되는 클럭 신호들이 노드(A)로 동시에 출력되고, 노드(A)에서 이들 클럭 신호들의 위상이 혼합된다. 그러면, 노드(A)에서 발생되는 클럭 신호는 인버터(I25)를 통하여 출력되는 클럭 신호보다는 빠르고, 인버터들(I30, I32, I33)을 통하여 출력되는 클럭 신호들보다는 느려지게 된다. 결과적으로, 노드(F)로부터 인버터(I25)를 통하여 출력되는 클럭 신호의 지연 시간이 인버터(I25)의 지연 시간보다 작은 지연 시간만큼 지연되어 발생된다. 인버터들(I21, I24, I27)을 통하여 출력되는 클럭 신호들이 노드(C)로 동시에 출력되고, 노드(C)에서 이들 클럭 신호들의 위상이 혼합된다. 그러면, 인버터(I27)를 통하여 출력되는 클럭 신호보다는 빠르고, 인버터들(I21, I24)을 통하여 출력되는 클럭 신호보다는 느려지게 된다. 인버터들(I23, I28, I31)을 통하여 출력되는 클럭 신호들이 노드(D)로 동시에 출력되고, 노드(D)에서 이들 클럭 신호들의 위상이 혼합된다. 인버터들(I20, I22)을 통하여 출력되는 클럭 신호들이 노드(E)로 동시에 출력되고, 노드(E)에서 이들 클럭 신호들의 위상이 혼합된다. 인버터들(I29, I34)을 통하여 출력되는 클럭 신호들이 노드(F)로 동시에 출력되고, 노드(F)에서 이들 클럭 신호들의 위상이 혼합된다.
결과적으로, 노드들(A, B, C, D, E, F) 각각을 통하여 출력되는 클럭 신호가 인버터들의 지연 시간보다 작은 지연 시간을 가지고 출력되기 때문에 클럭 신호의 펄스폭이 줄어들게 되고, 이에 따라, 클럭 신호의 주기가 짧아지게 되어, 클럭 신호의 주파수가 커지게 된다.
시뮬레이션 결과, 도15에 나타낸 링 오실레이터는 6개의 노드들(A, B, C, D, E, F)중 5개의 노드들(A, C, D, E, F)에서 위상 혼합이 발생되어 도13에 나타낸 링 오실레이터보다 빠른 주파수의 클럭 신호를 발생함이 확인되었다.
그리고, 도시하지는 않았지만, 도15에 따른 본 발명의 일실시예의 링 오실레이터의 다른 예의 구성은 도15에 나타낸 인버터들을 차동 증폭기들로 대체함에 의해서 구성하는 것이다.
상술한 실시예에서는 4개, 5개, 및 6개의 노드들을 구비한 링 오실레이터에 대하여 2개 또는 1개의 예의 회로를 나타내었으나, 각 노드들에 대하여 다양한 예의 회로를 구성하는 것이 가능하다. 즉, 5개의 노드들을 구비한 링 오실레이터에 대하여 하나의 예의 회로를 나타내고, 6개의 노드들을 구비한 링 오실레이터에 대하여 하나의 예의 회로를 나타내었으나, 여러개의 다양한 예의 회로들을 구성하는 것이 가능하다.
그리고, 상술한 실시예에서는 4개, 5개, 및 6개의 노드들을 구비하는 링 오실레이터를 이용하여 설명하였지만, 7개이상의 노드들을 구비하는 링 오실레이터도 본 발명의 방법에 따라 구성 가능하다.
본 발명의 링 오실레이터는 상술한 실시예를 이용하여 설명한 것처럼, 짝수개의 인버터들로 구성된 적어도 하나이상의 링 형태와, 홀수개의 인버터들로 구성된 적어도 하나이상의 링 형태가 중첩되어, 적어도 1개이상의 노드에서 클럭 신호들의 위상 혼합 동작이 수행됨에 의해서 클럭 신호의 주파수가 빨라지게 된다.
또한, 본 발명의 링 오실레이터는 상술한 실시예를 이용하여 설명한 것처럼, N개의 노드들사이에 N+1보다 크거나 같고 N(N-1)/2보다 작거나 같은 수의 인버터들을 구비하고, 적어도 1개이상의 노드에서 클럭 신호들의 위상 혼합 동작이 수행됨에 의해서 클럭 신호의 주파수가 빨라지게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 링 오실레이터는 적어도 하나이상의 노드에서 클럭 신호들이 위상 혼합됨에 의해서 고주파수의 클럭 신호를 발생할 수 있다.

Claims (15)

  1. 짝수개의 반전 회로들을 구비한 적어도 하나이상의 제1 링 형태의 회로; 및
    홀수개의 반전 회로들을 구비한 적어도 하나이상의 제2 링 형태의 회로를 구비하고,
    상기 제1 링 형태의 회로와 상기 제2 링 형태의 회로가 하나이상의 반전 회로들을 공유하는 것을 특징으로 하는 링 오실레이터.
  2. 제1항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 링 오실레이터.
  3. 제1항에 있어서, 상기 반전 회로는
    차동 증폭기인 것을 특징으로 하는 링 오실레이터.
  4. 제1항에 있어서, 상기 제1 링 형태의 회로는
    상기 짝수개의 반전 회로들이 링 형태로 종속 연결되는 것을 특징으로 하는 링 오실레이터.
  5. 제1항에 있어서, 상기 제2 링 형태의 회로는
    상기 홀수개의 반전 회로들이 링 형태로 종속 연결되는 것을 특징으로 하는 링 오실레이터.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 짝수개의 반전 회로들을 종속 연결하여 적어도 하나이상의 제1 링 형태의 회로; 및
    홀수개의 반전 회로들을 종속 연결하여 적어도 하나이상의 제2 링 형태의 회 로를 구비하고,
    상기 제1 링 형태의 회로와 상기 제2 링 형태의 회로가 하나이상의 반전 회로를 공유하고,
    상기 공유되는 하나이상의 반전 회로의 출력 노드에서 위상 혼합이 이루어지는 것을 특징으로 하는 링 오실레이터.
  11. 제10항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 링 오실레이터.
  12. 제1항에 있어서, 상기 반전 회로는
    차동 증폭기인 것을 특징으로 하는 링 오실레이터.
  13. N개의 노드들을 구비하고,
    상기 N개의 노드들사이에 연결된 N+1보다 크거나 같고, N(N-1)/2보다 작거나 같은 수의 반전 회로들을 구비하고,
    상기 N개의 노드들중 적어도 하나이상의 노드로 입력되는 신호의 수가 적어도 2개이상인 것을 특징으로 하는 링 오실레이터.
  14. 제13항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 링 오실레이터.
  15. 제13항에 있어서, 상기 반전 회로는
    차동 증폭기인 것을 특징으로 하는 링 오실레이터.
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