JP4714747B2

JP4714747B2 - 多相発振器

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Publication number: JP4714747B2
Application number: JP2007548010A
Authority: JP
Inventors: 誠司渡辺; 隆司岡; 哲男荒川
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-12-02
Filing date: 2006-11-30
Publication date: 2011-06-29
Anticipated expiration: 2026-11-30
Also published as: US20090261911A1; CN101263654B; US7944316B2; WO2007063965A1; JPWO2007063965A1; CN101263654A

Description

本発明は、互いに異なる位相を持つ複数の出力信号を得るための多相発振器に関するものである。

ある従来技術によれば、各々奇数個のインバータからなる複数のリングオシレータをループ状に接続することにより、ループ型の多相発振器が構成される。各リングオシレータ内の１つのノードは、位相結合用のインバータを介して、次段のリングオシレータ内の対応するノードに接続される（特許文献１参照）。

他の従来技術によれば、各々奇数個のインバータからなる複数のリングオシレータをアレイ状に接続することにより、高い位相分解能を持つアレイ型の多相発振器が構成される。各リングオシレータ内の複数のノードは、それぞれ位相結合用のインバータを介して、隣接するリングオシレータ内の対応するノードに接続される（特許文献２参照）。
米国特許第５５９２１２６号明細書米国特許第５４７５３４４号明細書

上記従来のアレイ型多相発振器は、インバータにより位相結合先の状態を反転させる構成であるため、複数のリングオシレータを一巡する位相結合経路を形成するためには、リングオシレータの数が奇数に制限される。また、位相結合用インバータを構成するトランジスタの相対ばらつきにより、インバータの場所によって遅延量がまちまちとなる結果、多相出力の位相積分直線性及び位相微分直線性（以下、位相出力精度と呼ぶ。）が悪くなるという問題があった。更に、位相結合元が駆動すべき負荷はトランジスタのゲート容量であるため、負荷容量が重く、高周波発振が困難であるという問題もあった。

本発明の目的は、このような従来のアレイ型多相発振器の課題を解決することにある。

上記目的を達成するため、本発明に係る多相発振器は、位相結合先をインバータで状態反転させるのではなく、位相結合素子として抵抗要素を用いることにより位相結合先の状態を位相結合元の状態と一致する方向に変化させることとしたものである。

具体的に説明すると、本発明の多相発振器は、各々複数の出力ポートを有し、かつ各々奇数個のインバータをリング状に接続してなる複数のリングオシレータと、当該複数のリングオシレータが全て同一の周波数で動作し、かつ所望の位相関係を保って動作するように当該複数のリングオシレータの出力ポート間を結合する複数の抵抗要素とを備えることとしたものである。しかも、複数の抵抗要素のうちの少なくとも１つはスイッチ付きの抵抗要素とする。リングオシレータの数は奇数に限らず、偶数であってもよい。

上記抵抗要素として抵抗器を用いることとすると、抵抗器の相対精度はトランジスタの相対精度よりもはるかに良好であるため、位相出力精度が飛躍的に向上する。また、抵抗器の寄生容量はトランジスタの寄生容量よりもかなり小さいため、高周波発振が可能になる。

上記抵抗要素として導通状態のトランジスタを用いることとすると、位相結合元が駆動すべき負荷はドレイン容量及びソース容量であるため、従来の位相結合用インバータの場合のゲート容量と比較して負荷が軽く高周波発振が可能になる。

本発明の多相発振器によれば、リングオシレータの数に制約がないため、出力信号数の選択の幅を広げることができる。また、スイッチ付きの抵抗要素にて結合を遮断することにより、位相結合が意図しない状態で安定するという不具合を解決することができる。また、位相結合素子として抵抗器を使用すれば、位相出力精度が飛躍的に向上する。また、位相結合用の抵抗要素は負荷が軽く、高周波発振を容易に実現することができる。

以下、本発明の実施形態について図面を参照して説明する。

図１は、本発明に係る多相発振器の構成例を示している。図１の多相発振器１０は、各々Ｎ個のインバータ２０をリング状に接続してなるＭ個のリングオシレータ２１と、Ｍ×Ｎ個の位相結合用抵抗要素３０とを備えたアレイ型の発振器である。個々のリングオシレータ２１は、Ｎ個の出力ポートを有する。そして、Ｍ×Ｎ個の抵抗要素３０は、Ｍ個のリングオシレータ２１が全て同一の周波数で動作し、かつ所望の位相関係を保って動作するように、当該Ｍ個のリングオシレータ２１の出力ポート間を結合している。ここに、Ｎは奇数であり、Ｍは奇数でも偶数でもよい。

図１の例では、全てのリングオシレータ２１を一巡して元に戻るように位相結合経路が形成されている。具体的には、各出力ポートの番号を２つの数字の組（縦方向の番号，横方向の番号）で表すと、位相結合の順番は、
（１，１）、（２，１）、（３，１）、・・・、（Ｍ，１）、
（１，３）、（２，３）、（３，３）、・・・、（Ｍ，３）、
（１，５）、（２，５）、（３，５）、・・・、（Ｍ，５）、
・・・、
（１，Ｎ）、（２，Ｎ）、（３，Ｎ）、・・・、（Ｍ，Ｎ）、
（１，２）、（２，２）、（３，２）、・・・、（Ｍ，２）、
（１，４）、（２，４）、（３，４）、・・・、（Ｍ，４）、
・・・、
（１，Ｎ−１）、（２，Ｎ−１）、（３，Ｎ−１）、・・・、（Ｍ，Ｎ−１）、
（１，１）、・・・
のようになっている。

図２（ａ）〜図２（ｄ）は、図１中の抵抗要素３０の具体例をそれぞれ示している。図２（ａ）によれば、抵抗器３１が抵抗要素３０として使用される。図２（ｂ）によれば、導通状態のＮＭＯＳトランジスタ３２のチャンネル抵抗が、抵抗要素３０として使用される。図２（ｃ）によれば、導通状態のＰＭＯＳトランジスタ３３のチャンネル抵抗が、抵抗要素３０として使用される。図２（ｄ）によれば、ＮＭＯＳトランジスタ３２とＰＭＯＳトランジスタ３３との組み合わせが、抵抗要素３０として使用される。これらの抵抗要素３０の構成を直列接続するなどして、併用することも可能である。

図３は、図１の多相発振器１０のタイミング図である。まず、第１のリングオシレータの出力（１，１）がハイレベルになると、次の位相結合先である第２のリングオシレータの出力（２，１）がハイレベルに変化する。出力（２，１）がハイレベルになると、次の位相結合先である第３のリングオシレータの出力（３，１）がハイレベルに変化する。このように、位相結合先となっているリングオシレータの出力が順次ハイレベルに変化していき、第Ｍのリングオシレータの初段出力（Ｍ，１）がハイレベルに変化する。

次に、第Ｍのリングオシレータの出力（Ｍ，１）がハイレベルになると、次の位相結合先である第１のリングオシレータの出力（１，３）がハイレベルになる。第１のリングオシレータでは出力（１，１）がハイレベルのため、出力（１，２）はローレベル、そして出力（１，３）がハイレベルとなり、論理的動作に矛盾はない。第１のリングオシレータの出力（１，３）がハイレベルになると、次の位相結合先である第２のリングオシレータの出力（２，３）がハイレベルに変化する。以上のような動作が繰り返され、第ＭのリングオシレータのＮ段目出力（Ｍ，Ｎ）がハイレベルに変化する。

次に、位相結合の順番に従い、第１のリングオシレータに戻って出力（１，２）に位相結合するため、上記のようにローレベルであった出力（１，２）の状態がハイレベルに変化する。第１のリングオシレータの出力（１，２）がハイレベルになると、次の位相結合先である第２のリングオシレータの出力（２，２）がハイレベルに変化する。以上の動作が繰り返され、第ＭのリングオシレータのＮ−１段目出力（Ｍ，Ｎ−１）がハイレベルに変化する。次に、位相結合の順番に従い、第１のリングオシレータに戻って出力（１，１）をハイレベルに変化させる。

ところで、位相結合により順番に各出力がハイレベルに変化していく過程で出力（１，Ｎ）も既にハイレベルに変化している。出力（１，１）は第１のリングオシレータの出力（１，Ｎ）の論理反転出力であるため、第ＭのリングオシレータのＮ−１段目出力（Ｍ，Ｎ−１）により出力（１，１）がハイレベルに変化する前に出力（１，１）がローレベルになっていたが、ここで出力（１，１）が再びハイレベルに変化する。

以上が多相発振出力の１周期であり、同様の動作が以降繰り返される。なお、以上の説明では、ハイレベルが順番に伝播するものとしたが、ローレベルが順番に伝播するものと説明することも可能である。

図１の多相発振器１０の発振周波数は、各リングオシレータ２１の発振周波数で決定される。しかも、出力（１，１）から出力（Ｍ，１）を経由して出力（１，３）に順番に位相結合する経路に着目すると、出力（１，１）の遷移から出力（１，３）の遷移までの期間を補間するように多相出力が生成される。この位相結合の関係は、出力（１，３）から出力（Ｍ，３）を経由して出力（１，５）に至る経路でも同様であり、他にも同様の関係が至るところで成立する。その結果、リングオシレータ２１の１周期をＭ×Ｎ等分するような位相を持つ多相出力が生成される。

図４は、図１の構成において抵抗要素３０として抵抗器３１を用いた場合の多相発振器１０の位相出力精度を、位相結合用インバータを用いた従来例と比較して示すグラフである。抵抗器３１の相対精度はトランジスタの相対精度よりもはるかに良好であるため、位相出力精度が飛躍的に向上する。また、抵抗器３１の寄生容量はトランジスタの寄生容量よりもかなり小さいため、高周波発振が可能になる。

なお、図１では各リングオシレータ２１を構成する素子としてインバータ２０の例を挙げたが、ＮＡＮＤゲート等の論理素子でもよく、また電圧制御発振又は電流制御発振が可能な素子でもよい。

また、図１の例では出力（Ｍ，１）が出力（１，３）に位相結合するものとしたが、出力（１，５）、（１，７）、・・・のように出力（１，１）と論理的に同位相となる出力に出力（Ｍ，１）を位相結合させてもよい。

また、全リングオシレータ２１の全出力を一巡する位相結合経路を形成する例を説明したが、あまり高い線形精度を要求されない用途においては、位相結合用の抵抗要素３０を間引いてもよい。

図５は、図１の多相発振器１０の第１の変形例を示している。図５は図１と異なるように見えるが、位相出力の順番が異なるだけで動作は等価である。

図６は、図１の多相発振器１０の第２の変形例を示している。図６の構成は、図１中の第Ｍのリングオシレータと第１のリングオシレータとの間を位相結合するＮ個の抵抗要素３０をスイッチ付き抵抗要素４０に置き換えたものである。これらのスイッチ付き抵抗要素４０は、制御信号ＣＯＮＴによってオン・オフ制御される。

図６の構成によれば、位相結合先に１周期のずれが生じる等の不具合が万一発生し、位相結合が意図しない状態で安定した場合には、第Ｍのリングオシレータと第１のリングオシレータとの間の位相結合をスイッチ付き抵抗要素４０により遮断する。これにより、第１のリングオシレータから第Ｍのリングオシレータまでの各出力を全て同位相に初期化することができる。この同位相状態から再び第Ｍのリングオシレータと第１のリングオシレータとの間で位相結合を接続すると、上記同位相状態に最も近い状態である本来の位相結合状態に入れることができる。

なお、図６では第Ｍのリングオシレータと第１のリングオシレータとの間で位相結合を接続し遮断をする例を述べたが、第１のリングオシレータと第２のリングオシレータとの間、第２のリングオシレータと第３のリングオシレータとの間等、どの組み合わせでもよい。

図７（ａ）〜図７（ｃ）は、図６中のスイッチ付き抵抗要素４０の具体例をそれぞれ示している。図７（ａ）によれば、抵抗器３１とＮＭＯＳトランジスタ３２との直列回路がスイッチ付き抵抗要素４０として使用される。図７（ｂ）によれば、抵抗器３１とＰＭＯＳトランジスタ３３との直列回路がスイッチ付き抵抗要素４０として使用される。図７（ｃ）によれば、ＮＭＯＳトランジスタ３２とＰＭＯＳトランジスタ３３とを並列接続してなる回路と抵抗器３１との直列回路がスイッチ付き抵抗要素４０として使用される。ＮＭＯＳトランジスタ３２のゲートにはＣＯＮＴが、ＰＭＯＳトランジスタ３３のゲートにはインバータ３４によりＣＯＮＴを反転した信号がそれぞれ与えられる。

図７（ａ）〜図７（ｃ）の構成によれば、導通状態のトランジスタ３２，３３の抵抗値を小さく設定し、抵抗器３１の抵抗値の比率を相対的に大きくすることで、位相出力精度を飛躍的に向上させることができる。

なお、抵抗器３１をトランジスタ３２，３３の両側に接続してもよいし、トランジスタ３２，３３で挟むように抵抗器３１を中央に接続してもよい。

さて、位相結合の抵抗値が小さくなると、位相結合をした互いに状態の異なる出力同士については、ハイレベル出力が電圧降下し、ローレベル出力が電圧上昇する。これらの出力レベル変動により、リングオシレータ２１の反転タイミング異常の発生、あるいはリングオシレータ２１の出力をレベル変換してデジタル出力に２値化する回路において出力タイミング異常動作が生じるおそれがある。全ての場所で同様のことが起これば問題はないが、通常は場所によってばらつきがあるため、位相出力精度が急激に悪化することが懸念される。

発振周波数が下がると、リングオシレータ２１を構成するインバータ２０のトランジスタ能力が下がり、もし位相結合用の抵抗要素３０の抵抗値が一定であれば上記出力レベル変動が大きくなりやすいため、抵抗要素３０の抵抗値を大きく設定すべきである。逆に、発振周波数が高ければリングオシレータ２１を構成するインバータ２０のトランジスタ能力が上がるので、もし位相結合用の抵抗要素３０の抵抗値が一定であれば上記出力レベル変動は小さいが、抵抗要素３０の抵抗値を下げれば位相出力精度は更に良化する。

以上のように、位相出力精度を最良にするには、発振周波数に応じて抵抗要素３０の抵抗値を変化させることが望ましい。以下、抵抗要素３０の抵抗値を変化させる例を説明する。

図８は、本発明に係る多相発振器１０を備えた多相発振回路の構成例を示している。図８の多相発振回路は、多相発振器１０に加えて電圧−電流変換器５０を備えている。電圧−電流変換器５０は、電圧制御発振器の入力電圧Ｖを受け取り、この入力電圧Ｖを電流Ｉに変換する。ここで、電流Ｉは入力電圧Ｖに応じて単調増加するものとする。

図９は、図８中の多相発振器１０における個々のリングオシレータ２１の具体例を示している。図９のリングオシレータ２１は、各々ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる奇数個のインバータ２０をリング状に接続して構成されており、各ＰＭＯＳトランジスタのソースに電圧−電流変換器５０からの電流Ｉが供給される。このリングオシレータ２１によれば、電流Ｉが大きいほど各インバータ２０の駆動能力が上がる結果、多相発振器１０が高い周波数で発振する。

図１０は、図８中の多相発振器１０における位相結合用の抵抗要素３０の具体例を示している。図１０によれば、抵抗器３１とＮＭＯＳトランジスタ３２との直列回路が抵抗要素３０として使用され、ＮＭＯＳトランジスタ３２のゲートに前述の入力電圧Ｖが与えられる。これにより、入力電圧Ｖが大きいほどＮＭＯＳトランジスタ３２の導通抵抗値が下がる結果、抵抗要素３０の抵抗値が小さくなる。なお、電圧−電流変換器５０からの電流Ｉを当該電流Ｉに比例する電圧に再度変換したうえ、この電圧をＮＭＯＳトランジスタ３２のゲートに与えるようにしてもよい。

以上により、図８の構成によれば、多相発振器１０の発振周波数が上がるほど、位相結合用の抵抗要素３０の抵抗値が小さくなる。発振周波数が高くなると、リングオシレータ２１に使用されているトランジスタの導通抵抗値が下がるため、位相出力精度の観点からは、抵抗要素３０はより小さい抵抗値が最適となる。

なお、発振周波数と相関がある電圧として、図８では電圧制御発振器の入力電圧Ｖを利用する例を挙げたが、電圧制御発振器の発振出力を周波数−電圧変換又は周波数−電流変換することにより、発振周波数と相関がある電圧又は電流を得て、これを利用することとしてもよい。

図１１は、図８の多相発振回路における位相結合用の抵抗要素３０の抵抗値と位相出力精度との関係を発振周波数別に示すグラフである。位相出力精度はある抵抗値で極小となる性質があり、発振周波数により極小抵抗値が変化する。したがって、発振周波数に応じ、位相結合用の抵抗要素３０の抵抗値として、上記の極小抵抗値を選択することにより、発振周波数が変化しても最良の位相出力精度を得ることができる。

図８の多相発振回路は、光ディスク記録装置に好適に利用できる。光ディスクのライトストラテジ用クロックの生成には、低倍速記録及び高倍速記録の双方にて高い位相出力精度を出すことができる多相発振回路が求められているからである。

また、本発明は、半導体回路において入力クロックに対して所望の位相差を必要とする各種デジタル制御のタイミングクロック生成にも有用である。

以上説明してきたとおり、本発明に係る多相発振器は多相クロック信号の生成等の幅広い分野で有用である。

発明に係る多相発振器の構成例を示す回路図である。（ａ）〜（ｄ）は、図１中の抵抗要素の具体例をそれぞれ示す回路図である。図１の多相発振器のタイミング図である。図１の多相発振器の位相出力精度を示すグラフである。図１の多相発振器の第１の変形例を示す回路図である。図１の多相発振器の第２の変形例を示す回路図である。（ａ）〜（ｃ）は、図６中のスイッチ付き抵抗要素の具体例をそれぞれ示す回路図である。本発明に係る多相発振器を備えた多相発振回路の構成例を示すブロック図である。図８中の多相発振器における個々のリングオシレータの具体例を示す回路図である。図８中の多相発振器における位相結合用の抵抗要素の具体例を示す回路図である。図８の多相発振回路における位相結合用の抵抗要素の抵抗値と位相出力精度との関係を示すグラフである。

符号の説明

１０多相発振器
２０インバータ
２１リングオシレータ
３０抵抗要素
３１抵抗器
３２ＮＭＯＳトランジスタ
３３ＰＭＯＳトランジスタ
３４インバータ
４０スイッチ付き抵抗要素
５０電圧−電流変換器

Claims

各々複数の出力ポートを有し、かつ各々奇数個のインバータをリング状に接続してなる複数のリングオシレータと、
前記複数のリングオシレータが全て同一の周波数で動作し、かつ所望の位相関係を保って動作するように前記複数のリングオシレータの出力ポート間を結合する複数の抵抗要素とを備えた多相発振器において、
前記複数の抵抗要素のうちの少なくとも１つは、前記複数のリングオシレータの状態を初期化するように前記出力ポート間の結合を遮断するためのスイッチ付きの抵抗要素であることを特徴とする多相発振器。
請求項１記載の多相発振器において、
前記スイッチ付きの抵抗要素は、抵抗器とトランジスタとの直列回路であることを特徴とする多相発振器。
各々に出力ポートを有したインバータをリング状に接続してなる複数のリングオシレータと、
前記複数のリングオシレータの出力ポート間を結合する複数の抵抗要素とを備え、
前記複数の抵抗要素のうちの少なくとも１つは、前記出力ポート間の結合を遮断することのできるスイッチ付きの抵抗要素であることを特徴とする多相発振器。
請求項３記載の多相発振器において、
前記スイッチ付きの抵抗要素は、前記出力ポート間の結合を遮断して、前記複数のリングオシレータの状態を初期化するようにしたことを特徴とする多相発振器。
請求項３記載の多相発振器において、
前記スイッチは、制御信号によってオン・オフ制御されることを特徴とする多相発振器。
請求項５記載の多相発振器において、
前記スイッチは、ゲートに前記制御信号を与えてオン・オフ動作するトランジスタであることを特徴とする多相発振器。
請求項５記載の多相発振器において、
前記スイッチは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続し、各々のゲートに互いに逆極性の制御信号を与えてオン・オフ動作する回路であることを特徴とする多相発振器。
各々に出力ポートを有した第１、第２、第３のインバータを備えてリング状に接続した第１のリングオシレータと、
各々に出力ポートを有した第１、第２、第３のインバータを備えてリング状に接続した第２のリングオシレータと、
前記第１のリングオシレータの第１のインバータの出力ポートと前記第２のリングオシレータの第１のインバータの出力ポートとを結合する第１の抵抗要素と、
前記第１のリングオシレータの第２のインバータの出力ポートと前記第２のリングオシレータの第２のインバータの出力ポートとを結合する第２の抵抗要素と、
前記第１のリングオシレータの第３のインバータの出力ポートと前記第２のリングオシレータの第３のインバータの出力ポートとを結合する第３の抵抗要素と、
前記第１のリングオシレータの第１のインバータの出力ポートと前記第２のリングオシレータにあって前記第１のインバータの出力ポートと異なる出力ポートとを結合する第４の抵抗要素と、
前記第１のリングオシレータの第２のインバータの出力ポートと前記第２のリングオシレータにあって前記第２のインバータの出力ポートと異なる出力ポートとを結合する第５の抵抗要素と、
前記第１のリングオシレータの第３のインバータの出力ポートと前記第２のリングオシレータにあって前記第３のインバータの出力ポートと異なる出力ポートとを結合する第６の抵抗要素とを備え、
前記第１〜第６の抵抗要素をリング状に接続し、かつ、前記第１〜第６の抵抗要素の少なくとも１つをスイッチ付の抵抗要素とした多相発振器。
請求項８記載の多相発振器において、
前記第４〜第６の抵抗要素をスイッチ付の抵抗要素としたことを特徴とする多相発振器。
請求項８記載の多相発振器において、
前記スイッチは、制御信号によってオン・オフ制御されることを特徴とする多相発振器。
請求項１０記載の多相発振器において、
前記スイッチは、ゲートに前記制御信号を与えてオン・オフ動作するトランジスタであることを特徴とする多相発振器。
請求項１０記載の多相発振器において、
前記スイッチは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列接続し、各々のゲートに互いに逆極性の制御信号を与えてオン・オフ動作する回路であることを特徴とする多相発振器。