JPH0870239A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JPH0870239A JPH0870239A JP6204079A JP20407994A JPH0870239A JP H0870239 A JPH0870239 A JP H0870239A JP 6204079 A JP6204079 A JP 6204079A JP 20407994 A JP20407994 A JP 20407994A JP H0870239 A JPH0870239 A JP H0870239A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Abstract
(57)【要約】
【目的】 特に、電圧制御発振器を構成する増幅素子の
遅延時間がデバイスばらつき、電源電圧の変動や、外部
から誘導されるノイズ等により変動しても、出力クロッ
クに時間的なゆらぎが生じ難い電圧制御発振器を提供す
る。 【構成】 本発明の電圧制御発振器は、入力端子，出力
端子，および外部から入出力間の遅延時間を制御できる
制御端子を持つ反転増幅器として機能する増幅素子Ａ
を、相互に接続した構造をしている。複数のリングオシ
レータＲ１，Ｒ２，Ｒ３が新たな増幅素子により相互に
接続され、増幅素子が網目状に接続される。
遅延時間がデバイスばらつき、電源電圧の変動や、外部
から誘導されるノイズ等により変動しても、出力クロッ
クに時間的なゆらぎが生じ難い電圧制御発振器を提供す
る。 【構成】 本発明の電圧制御発振器は、入力端子，出力
端子，および外部から入出力間の遅延時間を制御できる
制御端子を持つ反転増幅器として機能する増幅素子Ａ
を、相互に接続した構造をしている。複数のリングオシ
レータＲ１，Ｒ２，Ｒ３が新たな増幅素子により相互に
接続され、増幅素子が網目状に接続される。
Description
【０００１】
【産業上の利用分野】本発明は、電圧制御発振器を構成
するデバイスのばらつき、電源電圧の変動等の動作環境
変化、および外部から誘導されるノイズ等から生じる出
力クロックの時間的なゆらぎ、すなわちジッタが少ない
電圧制御発振器に関するものである。
するデバイスのばらつき、電源電圧の変動等の動作環境
変化、および外部から誘導されるノイズ等から生じる出
力クロックの時間的なゆらぎ、すなわちジッタが少ない
電圧制御発振器に関するものである。
【０００２】
【従来の技術】従来の電圧制御発振器のブロック構成を
図９に示す。従来の電圧制御発振器は、遅延時間制御端
子１２から与えられる信号により入出力間の遅延時間を
変えることができ、入力端子と出力端子を持ち反転増幅
器として機能するＮ個（Ｎは奇数）の増幅素子１０を、
それぞれの入力端子と出力端子をリング状に接続して構
成される。増幅素子１０は、Ｐチャンネルトランジスタ
とＮチャンネルトランジスタなどで作られるインバータ
ゲートで構成されている。出力クロックは、出力クロッ
ク端子１３，１４，１５，．．．，１６のいずれかまた
は全てを用いることで得られる。
図９に示す。従来の電圧制御発振器は、遅延時間制御端
子１２から与えられる信号により入出力間の遅延時間を
変えることができ、入力端子と出力端子を持ち反転増幅
器として機能するＮ個（Ｎは奇数）の増幅素子１０を、
それぞれの入力端子と出力端子をリング状に接続して構
成される。増幅素子１０は、Ｐチャンネルトランジスタ
とＮチャンネルトランジスタなどで作られるインバータ
ゲートで構成されている。出力クロックは、出力クロッ
ク端子１３，１４，１５，．．．，１６のいずれかまた
は全てを用いることで得られる。
【０００３】
【発明が解決しようとする課題】このような従来の電圧
制御発振器では、電圧制御発振器を構成するデバイスの
ばらつき、電源電圧の変動等の動作環境変化、および外
部から誘導されるノイズ等から、増幅素子の遅延時間に
ばらつきが生じ、出力クロックの時間的なゆらぎ、即ち
ジッタが大きいという欠点があった。特に、２個以上の
出力クロック端子から出力クロックを得る場合、その出
力クロック間の位相差にゆらぎが生じ、電圧制御発振器
を用いて同期回路のタイミングを得るシステムでは、シ
ステム設計に余分なマージンを見込んで設計する必要が
あった。
制御発振器では、電圧制御発振器を構成するデバイスの
ばらつき、電源電圧の変動等の動作環境変化、および外
部から誘導されるノイズ等から、増幅素子の遅延時間に
ばらつきが生じ、出力クロックの時間的なゆらぎ、即ち
ジッタが大きいという欠点があった。特に、２個以上の
出力クロック端子から出力クロックを得る場合、その出
力クロック間の位相差にゆらぎが生じ、電圧制御発振器
を用いて同期回路のタイミングを得るシステムでは、シ
ステム設計に余分なマージンを見込んで設計する必要が
あった。
【０００４】本発明の目的は、このような従来の欠点を
除去し、電圧制御発振器を構成するデバイスのばらつ
き、電源電圧の変動等の動作環境変化、および外部から
誘導されるノイズ等から生じる出力クロックの時間的な
ゆらぎ、すなわちジッタが少ない電圧制御発振器を提供
することにある。
除去し、電圧制御発振器を構成するデバイスのばらつ
き、電源電圧の変動等の動作環境変化、および外部から
誘導されるノイズ等から生じる出力クロックの時間的な
ゆらぎ、すなわちジッタが少ない電圧制御発振器を提供
することにある。
【０００５】
【課題を解決するための手段】本発明は、入力端子，出
力端子および遅延時間制御端子を持ち、遅延時間制御端
子を用いて外部から遅延時間を制御することができ、反
転増幅器として機能するＮ個（Ｎは奇数）の増幅素子
を、入力端子と出力端子が接続されるようにリング状に
接続して構成したＭ個の発振器を備え、Ｍ個の発振器を
構成するＭ×Ｎ個の増幅素子の出力端子のうち、同じ増
幅素子の入力端子と出力端子ではなく、かつ同じ発振器
を構成する増幅素子の出力端子でない、任意の２個の出
力端子を選択し、その２個の出力端子に新たな増幅素子
の入力端子と出力端子を接続する、という手続きを１回
以上繰り返して構成される電圧制御発振器であって、Ｍ
個の発振器を構成するＭ×Ｎ個の増幅素子の出力端子の
うち、全ての２組の出力端子について、その２組の出力
端子間の信号経路のうち同じ出力端子を通らない全ての
信号経路を考えたとき、その２組の出力端子が同相とな
る経路と逆相となる経路の両方を持たないことを特徴と
する。
力端子および遅延時間制御端子を持ち、遅延時間制御端
子を用いて外部から遅延時間を制御することができ、反
転増幅器として機能するＮ個（Ｎは奇数）の増幅素子
を、入力端子と出力端子が接続されるようにリング状に
接続して構成したＭ個の発振器を備え、Ｍ個の発振器を
構成するＭ×Ｎ個の増幅素子の出力端子のうち、同じ増
幅素子の入力端子と出力端子ではなく、かつ同じ発振器
を構成する増幅素子の出力端子でない、任意の２個の出
力端子を選択し、その２個の出力端子に新たな増幅素子
の入力端子と出力端子を接続する、という手続きを１回
以上繰り返して構成される電圧制御発振器であって、Ｍ
個の発振器を構成するＭ×Ｎ個の増幅素子の出力端子の
うち、全ての２組の出力端子について、その２組の出力
端子間の信号経路のうち同じ出力端子を通らない全ての
信号経路を考えたとき、その２組の出力端子が同相とな
る経路と逆相となる経路の両方を持たないことを特徴と
する。
【０００６】また本発明は、入力端子，出力端子および
遅延時間制御端子を持ち、遅延時間制御端子を用いて外
部から遅延時間を制御することができ、反転増幅器とし
て機能するＮ個（Ｎは奇数）の増幅素子を、入力端子と
出力端子が接続されるようにリング状に接続して構成し
たＭ個の発振器を備え、Ｍ個の発振器を構成するＭ×Ｎ
個の増幅素子の出力端子のうち、その増幅素子の出力端
子を含めた増幅素子の入力端子または出力端子が４個以
上接続されてなく、かつ同じ増幅素子の入力端子と出力
端子ではなく、かつ同じ発振器を構成する増幅素子の出
力端子でない、任意の２個の出力端子を選択し、その２
個の出力端子に新たな増幅素子の入力端子と出力端子を
接続する、という手続きをＮ×Ｍ回繰り返して構成され
る電圧制御発振器であって、Ｍ個の発振器を構成するＭ
×Ｎ個の増幅素子の出力端子のうち、全ての２組の出力
端子について、その２組の出力端子間の信号経路のうち
同じ出力端子を通らない全ての信号経路を考えたとき、
その２組の出力端子が同相となる経路と逆相となる経路
の両方を持たないことを特徴とする。
遅延時間制御端子を持ち、遅延時間制御端子を用いて外
部から遅延時間を制御することができ、反転増幅器とし
て機能するＮ個（Ｎは奇数）の増幅素子を、入力端子と
出力端子が接続されるようにリング状に接続して構成し
たＭ個の発振器を備え、Ｍ個の発振器を構成するＭ×Ｎ
個の増幅素子の出力端子のうち、その増幅素子の出力端
子を含めた増幅素子の入力端子または出力端子が４個以
上接続されてなく、かつ同じ増幅素子の入力端子と出力
端子ではなく、かつ同じ発振器を構成する増幅素子の出
力端子でない、任意の２個の出力端子を選択し、その２
個の出力端子に新たな増幅素子の入力端子と出力端子を
接続する、という手続きをＮ×Ｍ回繰り返して構成され
る電圧制御発振器であって、Ｍ個の発振器を構成するＭ
×Ｎ個の増幅素子の出力端子のうち、全ての２組の出力
端子について、その２組の出力端子間の信号経路のうち
同じ出力端子を通らない全ての信号経路を考えたとき、
その２組の出力端子が同相となる経路と逆相となる経路
の両方を持たないことを特徴とする。
【０００７】また本発明は、入力端子，出力端子および
遅延時間制御端子を持ち、遅延時間制御端子を用いて外
部から遅延時間を制御することができ、反転増幅器とし
て機能するＮ個（Ｎは奇数）の増幅素子を、入力端子と
出力端子が接続されるようにリング状に接続して構成し
たＭ個の発振器と、入力端子，出力端子および遅延時間
制御端子を持ち、遅延時間制御端子を用いて外部から遅
延時間を制御することができ、反転増幅器として機能す
るＭ個（Ｍは奇数）の増幅素子を、入力端子と出力端子
が接続されるように直線状に接続して構成した、入力端
子，出力端子および遅延時間制御端子を持つＮ個の遅延
器とを、増幅素子が２次元的に網目状になるように接続
し、Ｎ個の遅延器の全てに対しその出力端子を、入力端
子が接続されていない別の遅延器の入力端子にそれぞれ
接続した電圧制御発振器であって、Ｍ個の発振器を構成
するＭ×Ｎ個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が同相となる経路と逆相とな
る経路の両方を持たないを持たないことを特徴とする。
遅延時間制御端子を持ち、遅延時間制御端子を用いて外
部から遅延時間を制御することができ、反転増幅器とし
て機能するＮ個（Ｎは奇数）の増幅素子を、入力端子と
出力端子が接続されるようにリング状に接続して構成し
たＭ個の発振器と、入力端子，出力端子および遅延時間
制御端子を持ち、遅延時間制御端子を用いて外部から遅
延時間を制御することができ、反転増幅器として機能す
るＭ個（Ｍは奇数）の増幅素子を、入力端子と出力端子
が接続されるように直線状に接続して構成した、入力端
子，出力端子および遅延時間制御端子を持つＮ個の遅延
器とを、増幅素子が２次元的に網目状になるように接続
し、Ｎ個の遅延器の全てに対しその出力端子を、入力端
子が接続されていない別の遅延器の入力端子にそれぞれ
接続した電圧制御発振器であって、Ｍ個の発振器を構成
するＭ×Ｎ個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が同相となる経路と逆相とな
る経路の両方を持たないを持たないことを特徴とする。
【０００８】また本発明は、入力端子，出力端子および
遅延時間制御端子を持ち、遅延時間制御端子を用いて外
部から遅延時間を制御することができ、反転増幅器とし
て機能するＮ個（Ｎは奇数）の増幅素子を、入力端子と
出力端子が接続されるようにリング状に接続して構成し
たＭ個の発振器と、入力端子，出力端子および遅延時間
制御端子を持ち、遅延時間制御端子を用いて外部から遅
延時間を制御することができ、Ｍ−１個の増幅素子を、
入力端子と出力端子が接続されるように直線状に接続し
て構成した、入力端子，出力端子および遅延時間制御端
子を持つＮ個の遅延器とを、Ｎ個の遅延器の全ての入力
端子と出力端子がＭ個の発振器を構成するＭ×Ｎ個の増
幅素子の出力端子のいずれかと接続し、かつ増幅素子が
２次元的に網目状になるように接続した電圧制御発振器
であって、Ｍ個の発振器を構成するＭ×Ｎ個の増幅素子
の出力端子のうち、全ての２組の出力端子について、そ
の２組の出力端子間の信号経路のうち同じ出力端子を通
らない全ての信号経路を考えたとき、その２組の出力端
子が同相となる経路と逆相となる経路の両方を持たない
ことを特徴とする。
遅延時間制御端子を持ち、遅延時間制御端子を用いて外
部から遅延時間を制御することができ、反転増幅器とし
て機能するＮ個（Ｎは奇数）の増幅素子を、入力端子と
出力端子が接続されるようにリング状に接続して構成し
たＭ個の発振器と、入力端子，出力端子および遅延時間
制御端子を持ち、遅延時間制御端子を用いて外部から遅
延時間を制御することができ、Ｍ−１個の増幅素子を、
入力端子と出力端子が接続されるように直線状に接続し
て構成した、入力端子，出力端子および遅延時間制御端
子を持つＮ個の遅延器とを、Ｎ個の遅延器の全ての入力
端子と出力端子がＭ個の発振器を構成するＭ×Ｎ個の増
幅素子の出力端子のいずれかと接続し、かつ増幅素子が
２次元的に網目状になるように接続した電圧制御発振器
であって、Ｍ個の発振器を構成するＭ×Ｎ個の増幅素子
の出力端子のうち、全ての２組の出力端子について、そ
の２組の出力端子間の信号経路のうち同じ出力端子を通
らない全ての信号経路を考えたとき、その２組の出力端
子が同相となる経路と逆相となる経路の両方を持たない
ことを特徴とする。
【０００９】
【作用】従来の電圧制御発振器は、増幅素子がリング状
に接続された１個のリングオシレータを形成している。
リングオシレータの発振周波数は、増幅素子の遅延時間
をｔpdとしたとき、１／（２×Ｎ×ｔpd）で与えられ
る。ここで、Ｎは増幅素子の個数である。
に接続された１個のリングオシレータを形成している。
リングオシレータの発振周波数は、増幅素子の遅延時間
をｔpdとしたとき、１／（２×Ｎ×ｔpd）で与えられ
る。ここで、Ｎは増幅素子の個数である。
【００１０】それぞれの増幅素子の遅延時間が、デバイ
スばらつきや電源電圧の変動や、外部から誘導されるノ
イズ等により変動した場合、増幅素子の発振周波数が時
間的なゆらぎ、すなわち、ジッタを持つことになる。ま
た、出力を複数の増幅素子の出力端子から同時に得た場
合、それぞれの出力端子から得られる信号間の時間的な
タイミングにもゆらぎが生じることにもなる。
スばらつきや電源電圧の変動や、外部から誘導されるノ
イズ等により変動した場合、増幅素子の発振周波数が時
間的なゆらぎ、すなわち、ジッタを持つことになる。ま
た、出力を複数の増幅素子の出力端子から同時に得た場
合、それぞれの出力端子から得られる信号間の時間的な
タイミングにもゆらぎが生じることにもなる。
【００１１】これに対し、本発明の電圧制御発振器で
は、増幅素子がリング状に接続されたリングオシレータ
を複数個使用し、それぞれのリングオシレータを網目状
に接続している。電圧制御発振器を構成する全ての増幅
素子の出力端子のうち、全ての２組の出力端子につい
て、その２組の出力端子間の信号経路のうち同じ出力端
子を通らない全ての信号経路を考えたとき、その２組の
出力端子が同相となる経路と逆相となる経路の両方を持
たないため、この電圧制御発振器は安定に発振すること
ができる。
は、増幅素子がリング状に接続されたリングオシレータ
を複数個使用し、それぞれのリングオシレータを網目状
に接続している。電圧制御発振器を構成する全ての増幅
素子の出力端子のうち、全ての２組の出力端子につい
て、その２組の出力端子間の信号経路のうち同じ出力端
子を通らない全ての信号経路を考えたとき、その２組の
出力端子が同相となる経路と逆相となる経路の両方を持
たないため、この電圧制御発振器は安定に発振すること
ができる。
【００１２】電圧制御発振器を構成する増幅素子の遅延
時間が、デバイスばらつき、電源電圧の変動や、外部か
ら誘導されるノイズ等により変動しても、増幅素子が網
目状に接続されているため、出力クロックに時間的なゆ
らぎが生じ難くなる。特に、出力を複数の増幅素子の出
力端子から同時に得た場合、それぞれの出力端子から得
られる信号間の時間的なタイミングの時間的なゆらぎが
減少する。
時間が、デバイスばらつき、電源電圧の変動や、外部か
ら誘導されるノイズ等により変動しても、増幅素子が網
目状に接続されているため、出力クロックに時間的なゆ
らぎが生じ難くなる。特に、出力を複数の増幅素子の出
力端子から同時に得た場合、それぞれの出力端子から得
られる信号間の時間的なタイミングの時間的なゆらぎが
減少する。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は第１の実施例を、図２は第２の実施
例を、図３は第３の実施例を、図４は第４の実施例を、
図５は第５の実施例を、図６は第６の実施例をそれぞれ
示す、電圧制御発振器のブロック構成を示す回路図であ
る。
例を、図３は第３の実施例を、図４は第４の実施例を、
図５は第５の実施例を、図６は第６の実施例をそれぞれ
示す、電圧制御発振器のブロック構成を示す回路図であ
る。
【００１５】図１〜図６では、増幅素子の遅延時間制御
端子および出力クロック端子は省略してある。
端子および出力クロック端子は省略してある。
【００１６】図１〜図６に示される各電圧制御発振器を
構成する増幅素子の例を、図７および図８に示す。
構成する増幅素子の例を、図７および図８に示す。
【００１７】図７の例では、増幅素子は、Ｐチャンネル
トランジスタ，Ｎチャンネルトランジスタ，キャパシタ
より成るインバータゲートで構成され、図８の例では、
増幅素子は、Ｐチャンネルトランジスタ，Ｎチャンネル
トランジスタより成るインバータゲートで構成されてい
る。増幅素子の構成は、これらに限られるものではな
く、入力端子，出力端子および遅延時間制御端子を持
ち、反転増幅器として機能し、遅延時間制御端子を用い
て外部から遅延時間を制御することができるものであれ
ば、いかなる構成のものであってもよい。
トランジスタ，Ｎチャンネルトランジスタ，キャパシタ
より成るインバータゲートで構成され、図８の例では、
増幅素子は、Ｐチャンネルトランジスタ，Ｎチャンネル
トランジスタより成るインバータゲートで構成されてい
る。増幅素子の構成は、これらに限られるものではな
く、入力端子，出力端子および遅延時間制御端子を持
ち、反転増幅器として機能し、遅延時間制御端子を用い
て外部から遅延時間を制御することができるものであれ
ば、いかなる構成のものであってもよい。
【００１８】さて、図１の電圧制御発振器によれば、３
個の増幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構
成したリングオシレータＲ１と、３個の増幅素子Ａ４，
Ａ５，Ａ６をリング状に接続して構成したリングオシレ
ータＲ２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング
状に接続して構成したリングオシレータＲ３とを備え
る。このような３×３個の増幅素子の出力端子を、新た
な増幅素子Ａ１０〜Ａ１８で図示のように接続する。
個の増幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構
成したリングオシレータＲ１と、３個の増幅素子Ａ４，
Ａ５，Ａ６をリング状に接続して構成したリングオシレ
ータＲ２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング
状に接続して構成したリングオシレータＲ３とを備え
る。このような３×３個の増幅素子の出力端子を、新た
な増幅素子Ａ１０〜Ａ１８で図示のように接続する。
【００１９】この接続は、３個のリングオシレータを構
成する３×３個の増幅素子の出力端子のうち、同じ増幅
素子の入力端子と出力端子ではなく、かつ同じリングオ
シレータを構成する増幅素子の出力端子でない、任意の
２個の出力端子を選択し、その２個の出力端子に新たな
増幅素子の入力端子と出力端子を接続する、という手続
きを１回以上繰り返して行う。Ｃ１〜Ｃ９は、接続点で
ある。
成する３×３個の増幅素子の出力端子のうち、同じ増幅
素子の入力端子と出力端子ではなく、かつ同じリングオ
シレータを構成する増幅素子の出力端子でない、任意の
２個の出力端子を選択し、その２個の出力端子に新たな
増幅素子の入力端子と出力端子を接続する、という手続
きを１回以上繰り返して行う。Ｃ１〜Ｃ９は、接続点で
ある。
【００２０】このとき、３個のリングオシレータを構成
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が同相となる経路と逆相とな
る経路の両方を持たないようにする。
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が同相となる経路と逆相とな
る経路の両方を持たないようにする。
【００２１】図２の電圧制御発振器によれば、３個の増
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３とを備える。この
ような３×３個の増幅素子の出力端子を、新たな増幅素
子Ａ１０〜Ａ１８で図示のように接続する。
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３とを備える。この
ような３×３個の増幅素子の出力端子を、新たな増幅素
子Ａ１０〜Ａ１８で図示のように接続する。
【００２２】この接続は、３個のリングオシレータを構
成する３×３個の増幅素子の出力端子のうち、同じ増幅
素子の入力端子と出力端子ではなく、かつ同じリングオ
シレータを構成する増幅素子の出力端子でない、任意の
２個の出力端子を選択し、その２個の出力端子に新たな
増幅素子の入力端子と出力端子を接続する、という手続
きを１回以上繰り返して行う。Ｃ１〜Ｃ９は、接続点で
ある。
成する３×３個の増幅素子の出力端子のうち、同じ増幅
素子の入力端子と出力端子ではなく、かつ同じリングオ
シレータを構成する増幅素子の出力端子でない、任意の
２個の出力端子を選択し、その２個の出力端子に新たな
増幅素子の入力端子と出力端子を接続する、という手続
きを１回以上繰り返して行う。Ｃ１〜Ｃ９は、接続点で
ある。
【００２３】このとき、３個のリングオシレータを構成
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が同相となる経路と逆相とな
る経路の両方を持たないようにする。
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が同相となる経路と逆相とな
る経路の両方を持たないようにする。
【００２４】図３の電圧制御発振器によれば、３個の増
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３とを備える。この
ような３×３個の増幅素子の出力端子を、新たな増幅素
子Ａ１０〜Ａ１８で図示のように接続する。
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３とを備える。この
ような３×３個の増幅素子の出力端子を、新たな増幅素
子Ａ１０〜Ａ１８で図示のように接続する。
【００２５】この接続は、３個のリングオシレータを構
成する３×３個の増幅素子の出力端子のうち、その増幅
素子の出力端子を含めた増幅素子の入力端子または出力
端子が４個以上接続されてなく、かつ同じ増幅素子の入
力端子と出力端子ではなく、かつ同じ発振器を構成する
増幅素子の出力端子でない、任意の２個の出力端子を選
択し、その２個の出力端子に新たな増幅素子の入力端子
と出力端子を接続する、という手続きを３×３回繰り返
して行う。Ｃ１〜Ｃ９は、接続点である。
成する３×３個の増幅素子の出力端子のうち、その増幅
素子の出力端子を含めた増幅素子の入力端子または出力
端子が４個以上接続されてなく、かつ同じ増幅素子の入
力端子と出力端子ではなく、かつ同じ発振器を構成する
増幅素子の出力端子でない、任意の２個の出力端子を選
択し、その２個の出力端子に新たな増幅素子の入力端子
と出力端子を接続する、という手続きを３×３回繰り返
して行う。Ｃ１〜Ｃ９は、接続点である。
【００２６】このとき、３個のリングオシレータを構成
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が同相となる経路と逆相とな
る経路の両方を持たないようにする。
する３×３個の増幅素子の出力端子のうち、全ての２組
の出力端子について、その２組の出力端子間の信号経路
のうち同じ出力端子を通らない全ての信号経路を考えた
とき、その２組の出力端子が同相となる経路と逆相とな
る経路の両方を持たないようにする。
【００２７】図４の電圧制御発振器は、図３の電圧制御
発振器とほぼ同じであるが、増幅素子Ａ１３，Ａ１４，
Ａ１５の接続方向が図３とは逆になっている。
発振器とほぼ同じであるが、増幅素子Ａ１３，Ａ１４，
Ａ１５の接続方向が図３とは逆になっている。
【００２８】図５の電圧制御発振器によれば、３個の増
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３と、２個の増幅素
子Ａ１０，Ａ１１を直線状に接続して構成した遅延器Ｄ
１と、２個の増幅素子Ａ１２，Ａ１３を直線状に接続し
て構成した遅延器Ｄ２と、２個の増幅素子Ａ１４，Ａ１
５を直線状に接続して構成した遅延器Ｄ３とを、増幅素
子が２次元的に網目状になるように接続する。
幅素子Ａ１，Ａ２，Ａ３をリング状に接続して構成した
リングオシレータＲ１と、３個の増幅素子Ａ４，Ａ５，
Ａ６をリング状に接続して構成したリングオシレータＲ
２と、３個の増幅素子Ａ７，Ａ８，Ａ９をリング状に接
続して構成したリングオシレータＲ３と、２個の増幅素
子Ａ１０，Ａ１１を直線状に接続して構成した遅延器Ｄ
１と、２個の増幅素子Ａ１２，Ａ１３を直線状に接続し
て構成した遅延器Ｄ２と、２個の増幅素子Ａ１４，Ａ１
５を直線状に接続して構成した遅延器Ｄ３とを、増幅素
子が２次元的に網目状になるように接続する。
【００２９】遅延器Ｄ１の入力端子は、増幅素子Ａ４の
出力端子に接続され、出力端子は増幅素子Ａ７の出力に
接続され、遅延器Ｄ２の入力端子は、増幅素子Ａ２の出
力端子に接続され、出力端子は増幅素子Ａ８の出力に接
続され、遅延器Ｄ３の入力端子は、増幅素子Ａ３の出力
端子に接続され、出力端子は増幅素子Ａ９の出力に接続
される。
出力端子に接続され、出力端子は増幅素子Ａ７の出力に
接続され、遅延器Ｄ２の入力端子は、増幅素子Ａ２の出
力端子に接続され、出力端子は増幅素子Ａ８の出力に接
続され、遅延器Ｄ３の入力端子は、増幅素子Ａ３の出力
端子に接続され、出力端子は増幅素子Ａ９の出力に接続
される。
【００３０】このとき、リングオシレータＲ１，Ｒ２，
Ｒ３を構成する３×３個の増幅素子の出力端子のうち、
全ての２組の出力端子について、その２組の出力端子間
の信号経路のうち同じ出力端子を通らない全ての信号経
路を考えたとき、その２組の出力端子が同相となる経路
と逆相となる経路の両方を持たないようにする。
Ｒ３を構成する３×３個の増幅素子の出力端子のうち、
全ての２組の出力端子について、その２組の出力端子間
の信号経路のうち同じ出力端子を通らない全ての信号経
路を考えたとき、その２組の出力端子が同相となる経路
と逆相となる経路の両方を持たないようにする。
【００３１】図６の電圧制御発振器は、図５の電圧制御
発振器とほぼ同じであるが、遅延器Ｄ２の増幅素子Ａ１
２，Ａ１３接続方向が図５とは逆になっている。
発振器とほぼ同じであるが、遅延器Ｄ２の増幅素子Ａ１
２，Ａ１３接続方向が図５とは逆になっている。
【００３２】図１から図６に示す電圧制御発振器では、
複数のリングオシレータが相互に接続され、増幅素子が
網目状に接続されているため、電圧制御発振器を構成す
る増幅素子の遅延時間がデバイスばらつき、電源電圧の
変動や、外部から誘導されるノイズ等により変動して
も、出力クロックに時間的なゆらぎが生じ難くなる。特
に、出力を複数の増幅素子の出力端子から同時に得た場
合、それぞれの出力端子から得られる信号間の時間的な
タイミングの時間的なゆらぎが減少する。
複数のリングオシレータが相互に接続され、増幅素子が
網目状に接続されているため、電圧制御発振器を構成す
る増幅素子の遅延時間がデバイスばらつき、電源電圧の
変動や、外部から誘導されるノイズ等により変動して
も、出力クロックに時間的なゆらぎが生じ難くなる。特
に、出力を複数の増幅素子の出力端子から同時に得た場
合、それぞれの出力端子から得られる信号間の時間的な
タイミングの時間的なゆらぎが減少する。
【００３３】また、図１から図６の電圧制御発振器で
は、各々の増幅素子の接続点で、ある接続点から他の接
続点までの信号経路が複数存在する。この複数の経路が
存在するということにより、その経路に存在する増幅素
子のばらつきが出力クロックに及ぼす影響、すなわち出
力クロックに生じる時間的なゆらぎを抑止する。さら
に、各々の増幅素子の接続点で位相が同じ点が存在し、
かつ、位相が同じ接続点どうしを接続した増幅素子が存
在する。本来位相が同じ接続点の位相が、デバイスばら
つき、電源電圧の変動や、外部から誘導されるノイズ等
により変動しても、その接続点どうしを接続した増幅素
子がそれを抑止し、結果として、出力クロックの時間的
なゆらぎを減少させる。
は、各々の増幅素子の接続点で、ある接続点から他の接
続点までの信号経路が複数存在する。この複数の経路が
存在するということにより、その経路に存在する増幅素
子のばらつきが出力クロックに及ぼす影響、すなわち出
力クロックに生じる時間的なゆらぎを抑止する。さら
に、各々の増幅素子の接続点で位相が同じ点が存在し、
かつ、位相が同じ接続点どうしを接続した増幅素子が存
在する。本来位相が同じ接続点の位相が、デバイスばら
つき、電源電圧の変動や、外部から誘導されるノイズ等
により変動しても、その接続点どうしを接続した増幅素
子がそれを抑止し、結果として、出力クロックの時間的
なゆらぎを減少させる。
【００３４】
【発明の効果】従来の電圧制御発振器では、電圧制御発
振器を構成するデバイスのばらつき、電源電圧の変動等
の動作環境変化、および外部から誘導されるノイズ等か
ら、増幅素子の遅延時間にばらつきが生じ、出力クロッ
クの時間的なゆらぎ、すなわちジッタが大きいという欠
点があった。特に、２個以上の出力クロック端子から出
力クロックを得る場合、その出力クロック間の位相差に
ゆらぎが生じ、電圧制御発振器を用いて同期回路のタイ
ミングを得るシステムでは、システム設計に余分なマー
ジンを見込んで設計する必要があった。
振器を構成するデバイスのばらつき、電源電圧の変動等
の動作環境変化、および外部から誘導されるノイズ等か
ら、増幅素子の遅延時間にばらつきが生じ、出力クロッ
クの時間的なゆらぎ、すなわちジッタが大きいという欠
点があった。特に、２個以上の出力クロック端子から出
力クロックを得る場合、その出力クロック間の位相差に
ゆらぎが生じ、電圧制御発振器を用いて同期回路のタイ
ミングを得るシステムでは、システム設計に余分なマー
ジンを見込んで設計する必要があった。
【００３５】本発明の電圧制御発振器では、増幅素子が
リング状に接続されたリングオシレータを複数個使用
し、それぞれのリングオシレータを網目状に接続してい
る。電圧制御発振器を構成する全ての増幅素子の出力端
子のうち、全ての２個の出力端子について、その２個の
出力端子間の信号経路のうち同じ出力端子を通らない全
ての信号経路を考えたとき、その２個の出力端子が同相
となる経路と逆相となる経路の両方を持たないため、こ
の電圧制御発振器は安定に発振することができる。電圧
制御発振器を構成する増幅素子の遅延時間がデバイスば
らつき，電源電圧の変動や、外部から誘導されるノイズ
等により変動しても、増幅素子が網目状に接続されてい
るため、出力クロックに時間的なゆらぎが生じ難なくな
る。特に、出力を複数の増幅素子の出力端子から同時に
得た場合、それぞれの出力端子から得られる信号間の時
間的なタイミングの時間的なゆらぎが減少する。
リング状に接続されたリングオシレータを複数個使用
し、それぞれのリングオシレータを網目状に接続してい
る。電圧制御発振器を構成する全ての増幅素子の出力端
子のうち、全ての２個の出力端子について、その２個の
出力端子間の信号経路のうち同じ出力端子を通らない全
ての信号経路を考えたとき、その２個の出力端子が同相
となる経路と逆相となる経路の両方を持たないため、こ
の電圧制御発振器は安定に発振することができる。電圧
制御発振器を構成する増幅素子の遅延時間がデバイスば
らつき，電源電圧の変動や、外部から誘導されるノイズ
等により変動しても、増幅素子が網目状に接続されてい
るため、出力クロックに時間的なゆらぎが生じ難なくな
る。特に、出力を複数の増幅素子の出力端子から同時に
得た場合、それぞれの出力端子から得られる信号間の時
間的なタイミングの時間的なゆらぎが減少する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図２】本発明の第２の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図３】本発明の第３の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図４】本発明の第４の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図５】本発明の第５の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図６】本発明の第６の実施例の電圧制御発振器のブロ
ック構成を示した図である。
ック構成を示した図である。
【図７】増幅素子の構成例を示した図である。
【図８】増幅素子の構成例を示した図である。
【図９】従来例の電圧制御発振器のブロック構成を示し
た図である。
た図である。
１０ 増幅素子 １２ 遅延時間制御端子 １３，１４，１５，１６ 出力クロック端子 Ａ 増幅素子 Ｒ リングオシレータ Ｄ 遅延器
Claims (4)
- 【請求項１】入力端子，出力端子および遅延時間制御端
子を持ち、遅延時間制御端子を用いて外部から遅延時間
を制御することができ、反転増幅器として機能するＮ個
（Ｎは奇数）の増幅素子を、入力端子と出力端子が接続
されるようにリング状に接続して構成したＭ個の発振器
を備え、 Ｍ個の発振器を構成するＭ×Ｎ個の増幅素子の出力端子
のうち、同じ増幅素子の入力端子と出力端子ではなく、
かつ同じ発振器を構成する増幅素子の出力端子でない、
任意の２個の出力端子を選択し、その２個の出力端子に
新たな増幅素子の入力端子と出力端子を接続する、とい
う手続きを１回以上繰り返して構成される電圧制御発振
器であって、 Ｍ個の発振器を構成するＭ×Ｎ個の増幅素子の出力端子
のうち、全ての２組の出力端子について、その２組の出
力端子間の信号経路のうち同じ出力端子を通らない全て
の信号経路を考えたとき、その２組の出力端子が同相と
なる経路と逆相となる経路の両方を持たないことを特徴
とする電圧制御発振器。 - 【請求項２】入力端子，出力端子および遅延時間制御端
子を持ち、遅延時間制御端子を用いて外部から遅延時間
を制御することができ、反転増幅器として機能するＮ個
（Ｎは奇数）の増幅素子を、入力端子と出力端子が接続
されるようにリング状に接続して構成したＭ個の発振器
を備え、 Ｍ個の発振器を構成するＭ×Ｎ個の増幅素子の出力端子
のうち、その増幅素子の出力端子を含めた増幅素子の入
力端子または出力端子が４個以上接続されてなく、かつ
同じ増幅素子の入力端子と出力端子ではなく、かつ同じ
発振器を構成する増幅素子の出力端子でない、任意の２
個の出力端子を選択し、その２個の出力端子に新たな増
幅素子の入力端子と出力端子を接続する、という手続き
をＮ×Ｍ回繰り返して構成される電圧制御発振器であっ
て、 Ｍ個の発振器を構成するＭ×Ｎ個の増幅素子の出力端子
のうち、全ての２組の出力端子について、その２組の出
力端子間の信号経路のうち同じ出力端子を通らない全て
の信号経路を考えたとき、その２組の出力端子が同相と
なる経路と逆相となる経路の両方を持たないことを特徴
とする電圧制御発振器。 - 【請求項３】入力端子，出力端子および遅延時間制御端
子を持ち、遅延時間制御端子を用いて外部から遅延時間
を制御することができ、反転増幅器として機能するＮ個
（Ｎは奇数）の増幅素子を、入力端子と出力端子が接続
されるようにリング状に接続して構成したＭ個の発振器
と、 入力端子，出力端子および遅延時間制御端子を持ち、遅
延時間制御端子を用いて外部から遅延時間を制御するこ
とができ、反転増幅器として機能するＭ個（Ｍは奇数）
の増幅素子を、入力端子と出力端子が接続されるように
直線状に接続して構成した、入力端子，出力端子および
遅延時間制御端子を持つＮ個の遅延器とを、 増幅素子が２次元的に網目状になるように接続し、Ｎ個
の遅延器の全てに対しその出力端子を、入力端子が接続
されていない別の遅延器の入力端子にそれぞれ接続した
電圧制御発振器であって、 Ｍ個の発振器を構成するＭ×Ｎ個の増幅素子の出力端子
のうち、全ての２組の出力端子について、その２組の出
力端子間の信号経路のうち同じ出力端子を通らない全て
の信号経路を考えたとき、その２組の出力端子が同相と
なる経路と逆相となる経路の両方を持たないを持たない
ことを特徴とする電圧制御発振器。 - 【請求項４】入力端子，出力端子および遅延時間制御端
子を持ち、遅延時間制御端子を用いて外部から遅延時間
を制御することができ、反転増幅器として機能するＮ個
（Ｎは奇数）の増幅素子を、入力端子と出力端子が接続
されるようにリング状に接続して構成したＭ個の発振器
と、 入力端子，出力端子および遅延時間制御端子を持ち、遅
延時間制御端子を用いて外部から遅延時間を制御するこ
とができ、Ｍ−１個の増幅素子を、入力端子と出力端子
が接続されるように直線状に接続して構成した、入力端
子，出力端子および遅延時間制御端子を持つＮ個の遅延
器とを、 Ｎ個の遅延器の全ての入力端子と出力端子がＭ個の発振
器を構成するＭ×Ｎ個の増幅素子の出力端子のいずれか
と接続し、かつ増幅素子が２次元的に網目状になるよう
に接続した電圧制御発振器であって、 Ｍ個の発振器を構成するＭ×Ｎ個の増幅素子の出力端子
のうち、全ての２組の出力端子について、その２組の出
力端子間の信号経路のうち同じ出力端子を通らない全て
の信号経路を考えたとき、その２組の出力端子が同相と
なる経路と逆相となる経路の両方を持たないことを特徴
とする電圧制御発振器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204079A JP2867889B2 (ja) | 1994-08-30 | 1994-08-30 | 電圧制御発振器 |
| DE19531748A DE19531748C2 (de) | 1994-08-30 | 1995-08-29 | Spannungsgesteuerter Oszillator |
| US08/520,988 US5592127A (en) | 1994-08-30 | 1995-08-30 | Voltage-controlled oscillator with reduced phase difference |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204079A JP2867889B2 (ja) | 1994-08-30 | 1994-08-30 | 電圧制御発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870239A true JPH0870239A (ja) | 1996-03-12 |
| JP2867889B2 JP2867889B2 (ja) | 1999-03-10 |
Family
ID=16484437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204079A Expired - Lifetime JP2867889B2 (ja) | 1994-08-30 | 1994-08-30 | 電圧制御発振器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5592127A (ja) |
| JP (1) | JP2867889B2 (ja) |
| DE (1) | DE19531748C2 (ja) |
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| US8981854B2 (en) | 2012-06-08 | 2015-03-17 | Fujitsu Limited | Clock distributor and electronic apparatus |
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- 1995-08-30 US US08/520,988 patent/US5592127A/en not_active Expired - Lifetime
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