JP3619352B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は発振回路、およびそれを用いた低ジッタ・低スキューなクロック分配系を備えた半導体集積回路装置に関する。
【0002】
【従来の技術】
従来のPLL(Phase locked loop)を使用したクロック生成方法は、たとえばアイ・イー・イー・イー、ジャーナル・オブ・ソリッド・ステート・サーキット、第1599頁から第1607頁、1992年11月号(IEEE JOURNAL OF SOLID−STATE CIRCUITS、VOL 27、NO 11、 November 1992)に記載されている(以下、従来技術Aと記す)。
【0003】
図2は従来のPLLを用いたクロック生成部の構成を示している。fextは外部から入力される基準クロック信号である。PFDは位相周波数比較器で、CPはチャージポンプ、LPFはローパスフィルタ、VCO0は電圧制御発振器、DIVNは1/N分周器、DIV2は1/2分周器、N0はクロック分配ネットワークを示している。それぞれの詳細回路は省略する。
【0004】
基準クロックfextおよび内部クロックfintの位相と周波数差が、位相周波数比較器PFDで比較されて誤差信号UP、DNが出力される。この誤差信号がチャージポンプCPによってアナログ信号に変換され、ローパスフィルタLPFによって誤差信号の高周波成分が除去された後に電圧制御発振器VCO0に発振周波数制御信号VCとして入力される。電圧制御発振器VCO0の発振出力は、分周器DIV2によって半分の周波数でデューティ比が50%の発振出力fint0に分周され、クロック分配ネットワークN0に入力される。
【0005】
クロック分配系からのリターン信号fintは1/N分周器で分周された後、位相周波数比較器PFD0に入力される。この位相同期ループPLL0によって基準クロックfextと内部クロックfintの位相が同期し、fintの周波数はfextのN倍になる。
【0006】
【発明が解決しようとする課題】
内部クロックfintの周波数は年々高くなっており、さらにチップ面積の増加にともなってクロック分配ネットワークN0の面積が大きくなってきている。高速かつ広範囲にクロックを安定して供給するためには、前記した従来技術では以下のような問題が生じてくる。
【0007】
(1) クロック分配ネットワークの遅延時間、すなわちfint0とfintの遅延が、1/fintと比較して相対的に大きくなる。これによってクロック分配ネットワークのスキューがクロック分配ネットワークとPLL0を合わせたクロック分配系全体の性能を律速してしまう。また、チップ内のクロック供給範囲を多数に分割してそれぞれのクロック供給範囲に独立したPLLを設けるという方法もあるが、この方法の場合、以下のような問題がある。
【0008】
(2) 一般にPLLは電源ノイズや基板ノイズなどのノイズに対して弱く、ノイズによってfint0の発振周波数および位相がゆらぐ(ジッタ)が増加する。チップ内に多数のPLLを設けるということはそれぞれのPLLについてノイズを低減するような配慮をする必要が生じる。
【0009】
(3) 多数のPLLの全面積がチップ全体の面積に影響を与える。課題(2)を配慮することで、各々のPLLの面積はさらに増加する。
【0010】
(4) 独立したクロック供給範囲間でのクロックスキューは、それぞれのクロック供給範囲内のスキューをTskewL、PLLのジッタをTjitter、各PLLまでの基準クロックのスキューをTskewGとすると、TskewG+2*TskewL+2*Tjitterとなり、非常に大きくなる。
【0011】
(5) PLLを多数設けるために消費電力が増加する。
【0012】
【課題を解決するための手段】
(1) 複数のインバータが多段にリング状に接続された少なくとも二つのリング発振回路と、導電性配線からなる発振回路において、各リング発振回路中の一つの少なくとも一つのインバータの出力を導電性配線に接続する。
【0013】
(2) 複数のインバータが多段に接続された少なくとも二つのディレイラインと、導電性配線からなるデレイライン回路において、各ディレイライン中の一つの少なくとも一つのインバータの出力を該導電性配線に接続する。
【0014】
(3) 導電性配線をリング状あるいはメッシュ状に形成してもよい。
【0015】
(4) さらに、リング発振器/ディレイラインが導電性配線に等間隔に接続してもよい。
【0016】
(5) また、リング発振器/ディレイラインが導電性配線に接続されている間隔の少なくとも一つが50μm以上にしてもよい。
【0017】
(6) 以上のようにして、リング発振器/ディレイラインを同一の周波数で発振させる。
【0018】
(7) 以上(1)−(6)の手段によって得られた発振回路/ディレイラインの導電性配線にクロック分配系を接続し、電圧制御発振回路構成にする。
【0019】
(8) (7)の手段で得られた電圧制御発振回路と位相周波数比較器とチャージポンプ回路とローパスフィルタを用いてPLLあるいはDLLを構成する。
【0020】
(9) (8)の手段で得られたPLLあるいはDLLを用いて半導体集積回路中の論理回路やメモリ回路にクロックを供給する。
【0021】
【発明の実施の形態】
以下、図を参照して本発明の具体的な実施例を説明する。
【0022】
図1は本発明の発振器の最も簡単な実施例を示す概念図である。OSC1〜OSCnはリング発振器で、それぞれのリング発振器はインバータ110〜11m、120〜12m、1n0〜1nmによって構成されている。リング発振器の発振ノードの一つはノード101〜10nにそれぞれ接続されており、ノード101〜10nの隣会うノード同士がリング状に接続されている。ここで、隣会うノード間の距離(例えばノード101とノード102の距離)は全て等しい距離lである。インバータ110〜11m、120〜12m、1n0〜1nmは特に限定しないが、CMOSインバータでも良い。簡単のため以下図1の説明にはCMOSインバータを用いることとする。
【0023】
それぞれのリング発振器OSC1〜OSCnの発振ノード同士が接続されているために、リング発振器OSC1からOSCnは同一位相/周波数で発振する。
【0024】
図3(A)にリング発振器の数が4つの場合の回路シミュレーション波形を示す。横軸は時間、縦軸が各ノードの電圧を表し、図中でV(x)はノードxの電位を表す。シミュレーションで使用したトランジスタはゲート長Lgが0。25μmのCMOSで、インバータ110〜11m、120〜12m、1n0〜1nmは全て同一インバータ(PMOSのゲート幅Wpが10μm、NMOSのゲート幅Wnが5μm)とした。電源電圧は1。8V、ノード間距離lは3mm、時間0nsで各ノード101〜104は異なる電位を初期値としてもっている状態を仮定した。時刻0nsでは異なる位相をもっているにもかかわらず、時刻0nsからしばらくした定常状態ではリング発振器OSC1からOSC4が同一位相/周波数で発振していることが分かる。
【0025】
このように本発明の構成により、距離lだけ離れたリング発振器同士を同一の位相/周波数で発振させることができる。距離lは1μmでもいいし、10mmでもよい。その長さによらないという利点がある。
【0026】
前記では図1の隣会うノード間の距離は全て等しい距離lとしたが、かならずしも等しい距離でなくてもよい。その場合定常状態では、それぞれのリング発振器は同一周波数にはなるが、同一位相にならない。それぞれのリング発振器は位相δ1〜δnを保って同期して発振する(隣会うノード間の距離は全て等しい距離lであれば、δ1 = δ2 = 。。。 = δnとなる)。
【0027】
また、図3では各リング発振器を構成しているインバータ110〜11m、120〜12m、1n0〜1nmは同じもので構成したが、かならずしも同じである必要はない。同じでなければ前記と同じように定常状態では、それぞれのリング発振器は同一周波数にはなるが、同一位相にならない。それぞれのリング発振器は位相δ1〜δnを持って同期して発振する。逆に、この位相δ1〜δnは各リング発振器のインバータの種類(負荷駆動能力等)を調整することで変化できる。この性質を利用して、隣会うノード間の距離を全て等しい距離lにしなくても、各リング発振器のインバータの種類を調整することで、各リング発振器の位相δ1〜δnを同一位相に調整することができる。
【0028】
一般にインバータ11m〜1nmはノード101〜10nおよびそれらを接続している配線を駆動する必要があるため比較的大きな負荷駆動能力(CMOSの場合にはゲート幅を大きくする)が必要である。したがって、例えばインバータ110、 111、 。。。 11mの順で負荷駆動能力を大きくすれば低消費電力化に効果的である。
【0029】
さらに、各リング発振器で、インバータの段数は同じでなくてもよい。各リング発振器の固有発振周波数がある程度同じであれば、本発明の構成により定常状態でそれぞれのリング発振器を同一周波数で位相δ1〜δnを保って同期させて発振させることが可能である
次に、本発明の発振器に電源電圧変動や基板電圧変動などのノイズが加わった場合の特性について記述する。
【0030】
図3(B)はリング発振器OSC1だけが他のリング発振器とは異なる電源電圧を持っているときの回路シミュレーション波形である。リング発振器OSC1の電源電圧は2。0Vで、その他の条件は図3(A)のシミュレーションの時と同じである。時刻0nsからしばらくした定常状態ではリング発振器OSC1からOSC4がほぼ同一位相/周波数で発振していることが分かる。
【0031】
多数のリング発振器で構成されている本発明の発振器のうち、数個のリング発振器の電源電圧が変動しても発振器全体の位相/周波数がほとんど変化しない(電源電圧変動や基板電圧変動がない定常状態で、各リング発振器が位相δ1〜δnを持っている場合には電源電圧変動や基板電圧変動に対してその位相を保つ働きをする)という特徴をもつ。
【0032】
リング発振器に加わった電源電圧変動が他のリング発振器の電源電圧に影響しないように構成すればこの効果はより大きくなる。一般に集積回路内で発生する電源電圧変動はその場所が局所的であるため、複数のリング発振器で電源を共有している場合には、距離lが長ければ長いほどよい。さらに、それぞれのリング発振器で電源をなるべく共有しないようにすればよい。たとえばそれぞれのリング発振器に別々の電源電圧発生装置あるいは電源電圧安定装置を用いてもよい。
【0033】
以上、電源電圧変動に関する本発明の効果を示したが、これは基板電圧変動についても同様のことがいえる。
【0034】
図4は上記本発明の耐ノイズ性を活かした本発明の実施例である。図1と比較すると、各リング発振器OSC1〜OSCnを二つのリング発振器ペア{OSC1a、OSC1b}〜{OSCna、OSCnb}で構成している点が大きな違いである。さらにそのリング発振器ペアの電源は異なる電源VDD1a〜VDDnaおよびVSS1a〜VSSnaとVDD1b〜VDDnbおよびVSS1b〜VSSnbに接続している。
【0035】
電源VDD1a〜VDDnaおよびVSS1a〜VSSnaと電源VDD1b〜VDDnbおよびVSS1b〜VSSnbに同時に電源電圧変動等のノイズが乗る確率はノイズの局所性により低いので、電源電圧変動や基板電圧変動等によって生じるノード400〜40nの発振周波数および位相の変動を小さくすることができる。
【0036】
前記した本発明の効果は、電源電圧変動を抑えるために電源間に挿入されるいわゆるパスコン(バイアスコンデンサ)の効果に似ている。パスコンは、ノイズがない状態が一定電位(電源電圧という電位)である信号において、ノイズがある場合にその電位を保つように働く。それに対して、本発明の発振器は、ノイズがない定常状態が一定の発振周波数/位相である信号において、ノイズがある場合にその周波数/位相を保つように働く。
【0037】
図1から図4までの実施例では、シングルエンド入出力のインバータを用いているが、図5のように差動入出力をもつ差動インバータOSC1d〜OSCnd(差動インバータの詳しい回路例は従来例AのFig。11に記載されているため省略する)を用いてもよい。この場合、差動インバータの場合には発振出力は正論理出力と負論理出力を持つので、図1のノード101〜10nに相当するものは、ノード{501a、501b}〜{50na、50nb}のようにデュアルレールになる。
【0038】
また、図1から図5までの実施例では、各リング発振器同士はその発振ノードのうち、ある一つのノード同士で接続されているが、図6のように各リング発振器の複数の発振ノード(違う位相のを持つ)を用いて接続してもよい。図6では二つのノード601a〜60naと601b〜60nbをそれぞれ接続している。図1の接続形態の場合と比較してより各リング発振器間のカップリングが増加するので耐ノイズ性が増加する。
【0039】
さらに、図7、図8は図1の実施例とは別の接続形態の実施例である。図7は図1の実施例と比較すると、リング発振器OSC1とリング発振器OSCn間を直接接続している配線がないのが特徴である。この場合、ノード101〜10nの隣会うノード間の距離が全て等しい距離lで、各リング発振器OSC1からOSCnが全て同一の特性のものであっても、各リング発振器OSC1〜OSCnは同一周波数にはなるが、同一位相にならない。それぞれのリング発振器は位相δ1〜δnを保って同期して発振する。位相δ1〜δnを同じにするには、隣会うノード間の距離を調整することでも可能であるが、各リング発振器OSC1からOSCnの種類(負荷駆動能力等)を調整しても可能である。例えば両端のリング発振器OSC1とOSCnの負荷駆動能力を他のリング発振器の半分にすればよい。
【0040】
図8はn×qのメッシュ状にリング発振器を接続した実施例である。その他さまざまな接続形態が考えられるが、いかなる接続形態でも各リング発振器が同期して発振すればよい。要は複数の固有発振周波数がほぼ同じの発振器を接続し、その発振器同士が同一周波数で発振するように各リング発振器同士のノードを接続すればよい。図1から図4までの実施例と同様の効果が得られる。以下の実施例では簡単のため図1の実施例を使って本発明の発振器を使った実施例を示す。
【0041】
図9は本発明の発振器を用いて、複数の論理回路にクロックを供給している実施例である。LOG1〜LOGnは論理回路で、711〜71nはバッファである。図1と比較すると図1のノード101〜10nに相当するノード701〜70nにバッファ711〜71nが接続され、その各出力721〜72nが各論理回路LOG1〜LOGnに供給されている。前述のようにノード701〜70nまでは同一周波数、同一位相(前述のように位相δ1〜δnを持つ場合もあるが、ここでは簡単のため図7は同一位相を持つ条件に接続されているものとする)で発振する。論理回路LOG1〜LOGnにスキューが零のクロックを供給することができる。さらに、前述のように耐ノイズ性があるため。ジッタの小さいクロックを供給することができる。もちろん、バッファ711〜71nは無くてもよいことは言うまでない。バッファ711〜71nがあれば論理回路LOG1〜LOGnから発振器へのノイズの伝搬を抑えることができる。
【0042】
またノイズがある場合のノード701〜70nのスキューは、図3(B)から分かるようにノードの電位が変化してからある程度時間がたってからの方が小さい。したがって、ノード701〜70nに接続するバッファ711〜71nをシュミット入力にした方がよい。バッファ711〜71nの出力のスキューをより小さくできる。
【0043】
図9の実施例では各論理回路に供給するクロック721〜72nを、各バッファ711〜71nの遅延時間を調整することで、各論理回路LOG1〜LOGnに入力されるクロック721〜72nの位相を個別に遅らせる方向で調整できる。
【0044】
図10はさらに各論理回路に供給するクロック721〜72nの位相を早める方向の調整を可能にした実施例である。各リング発振器同士を接続している発振ノード801〜80nと異なる発振ノード{831a、831b、831c、。。。}〜{81na、83nb、83nc、。。。}を選択してバッファ711〜71nに接続している。例えば発振ノード831aは発振ノード801よりもインバータ1段分早い位相(リング発振器が同一インバータp段で構成されているとすれば、360/p度位相が早いことになる)で発振している。したがって、この発振ノードからバッファ711を用いて論理回路LOG1にクロックを供給すれば、発振ノード801からバッファを通してクロックを生成している論理回路よりも早い位相のクロックを得ることができる。
【0045】
図11は本発明の発振器をPLLの電圧制御発振器(VCO)に使用した実施例である。VCO1〜VCOnは電圧制御発振器、fint1〜fintnはその出力。901〜90nはバッファ、N1〜Nnはクロック分配ネットワークである。図7の実施例と比較すると、リング発振器OSC1〜OSCnが電圧制御発振器VCO1〜VCOnになり、その発振周波数制御信号VCをPLL構造で制御しPLL1を構成している。また、バッファ901〜90nの出力であるグローバルクロック911〜91nはクロック分配ネットワークN1〜Nnに接続されている。
【0046】
電圧制御発振器VCO1〜VCOnの接続形態は簡単のため図1の実施例の方法を用いたが、図4から図8までで示した方法でもよい。また、図11の実施例では図2の従来のものと比較すると1/2分周器DIV2に相当するものが省略されているが、必要であればバッファ901〜90nの前段あるいは後段に接続すればよい。
【0047】
図12にVCO1〜VCOnの回路例を示す。図12(A)はシングルエンドの入出力を持つインバータ1000〜100mで構成した場合の例である。それぞれのインバータの遅延時間が発振周波数制御信号VCの値によって変化することで、発振出力fint1の発振周波数が発振周波数制御信号VCの値によって変化する(インバータの詳しい回路例は従来例AのFig。4に記載されているため省略する)。一方、図12(B)は差動入出力を持つ差動インバータ1010〜101mで構成した場合の例である。図12(A)と同様にそれぞれの差動インバータの遅延時間が発振周波数制御信号VCの値によって変化することで、発振出力fint1、/fint1の発振周波数が発振周波数制御信号VCの値によって変化する(差動インバータの詳しい回路例は従来例AのFig。11に記載されているため省略する)。
【0048】
図13は図11のクロック分配ネットワークN1の詳細図である。1100〜110kはクロック分配線で、1110〜111kはローカルバッファである。1100〜110kのクロック分配線のそれぞれの長さは、グローバルクロック911からローカルバッファ1110〜111kまでのそれぞれの長さが等しくなるようにチップレイアウト上に配線する。したがって、ローカルバッファ1110〜111kの特性が完全に同一で(以下、マッチングがとれていると記す)、さらにノイズがない場合には、ローカルクロック出力out1〜outkのスキューは零となる。
【0049】
電圧制御発振器VCO1〜VCOnは同一の発振周波数制御信号VCが供給されているので、前述のように、その発振出力fint1からfintnは同一周波数/同一位相(図8までで記述したように位相δ1〜δnを持つ場合もあるが、ここでは簡単のため各電圧制御発振器VCO1〜VCOnは同一位相を持つ条件に接続されているものとする)で発振する。したがって、ローカルクロック出力out1〜outkが同一周波数、同一位相で発振する。さらに、図10までの実施例の効果と同様の耐ノイズ性が得られるため、電源電圧変動や基板電圧変動によるスキュー/ジッタの増加が小さい。
【0050】
図14は図11のPLLを、半導体集積回路装置の中でもPLLへの性能要求が厳しいマイクロプロセッサに用いた実施例である。1200がマイクロプロセッサで、1201〜1203が論理回路ブロック、1211〜1213が図11のクロック分配ネットワークに相当するものである。論理回路ブロックの機能は特に限定しない。演算器等を内蔵したデータパスでもよいし、キャッシュ等のメモリ、あるいはそのコントローラでもよい。
【0051】
PLL1からはグローバルクロック1231〜1233が出力される。そのグローバルクロック1231〜1233は、クロック分配ネットワーク1211〜1213によって各論理回路ブロック内でローカルクロック1241に分配される。最後にそのローカルクロック1241がラッチ1220等の回路のクロック入力部に供給される。
【0052】
図11の実施例と同様、ローカルクロック1241は、電源電圧変動や基板電圧変動によるスキュー/ジッタの増加が小さい。また、PLL1内の電圧制御発振器VCO1〜VCOnをチップ内で分散させ、担当する論理回路ブロックの近くに配置することで、電圧制御発振器VCO1〜VCOnのクロック出力から、そのクロック出力を使用するラッチ等の回路までの経路(図14ではグローバルクロック1231、クロック分配ネットワーク1211、ローカルクロック1241)が短くできる。経路が短くなるとその間の遅延時間を小さくできるため、その経路で発生したスキューやジッタがクロック分配系全体の性能に与える影響を小さくできる。
【0053】
チップ内のクロック供給範囲を多数に分割し、それぞれのクロック供給範囲に独立したPLLを設けるという方法(以下、マルチPLL方式と呼ぶ)では、独立したクロック供給範囲間でのクロックスキューは、それぞれのクロック供給範囲内のスキューをTskewL、PLLのジッタをTjitter、各PLLまでの基準クロックのスキューをTskewGとすると、TskewG+2*TskewL+2*Tjitterとなる。本発明の方法では、PLL1が出力するグローバルクロックのジッタをTjitterNとし、クロック分配ネットワーク1211〜1213のスキューをTskewLNとすると、クロックスキューは2*TskewLN+TjitterNとなる。仮に TskewL = TskewLN としても本発明の方法の方がクロックスキューを小さくできる。実際には前述のように本発明のPLLは TjitterN < Tjitter なので本発明の方法はクロックスキューを大幅に削減できる。
【0054】
またさらに、マルチPLL方式よりも多数のVCOをチップ内に分散させて同期させる本発明方式の方がチップ面積を小さくできる。
【0055】
以上の実施例ではPLL方式を用いて外部クロックと内部クロックを同期させる実施例を示したが、ディレイド・ロックド・ループ(DLL)方式を用いてもよい。例えば図1におけるリング発振器をディレイラインで置換して構成することで本発明を適用することは容易である。
【0056】
図15にその実施例を示す。さらに図16には図15のディレイラインを可変遅延ディレイラインにしてDLLを構成した実施例を示す。図11と比較すると、可変遅延ディレイラインVDL1〜VDLnに基準クロックfextが入力されている点が大きく異なる。その他、図15の実施例を図2から図14で示した本発明の実施例に適用できることは自明である。
【0057】
以上の実施例では一つのチップ内部での本発明を適用したケースであるが、これを複数のチップからなる、半導体集積回路装置の実施例にも拡張することは自明である。例えば図14における各論理回路ブロックとそれを担当する電圧制御発振器VCOをそれぞれ別のチップで構成したり、図1でそれぞれのリング発振器をそれぞれ別のチップで構成するケースで本発明を適用することは容易である。
【0058】
また、以上の実施例では低消費電力化のためのいわゆるゲーティットクロック等の方法を適用した実施例を示していないが、例えば図10のバッファ711〜71nをゲート回路に変更して構成するケースで本発明を適用することは容易である。その他さまざまな方法があるが、特にその方法は限定しない。
【0059】
以上の実施例では複数のインバータが多段にリング状に接続されたリング発振回路を用いたが、その構成は特に限定しない。また、リング発振回路でなくても発振回路であればよい。その発振回路の発振周波数および位相がその発振回路の発振出力を入出力線として用いて調整でき、前記のようにその発振回路を複数接続することで複数の発振回路が同期して発振すればよい。
【0060】
また、以上の実施例では本発明を実現する半導体プロセスおよびトランジスタの構造等は特に規定しない。CMOSプロセスでもよいし、SOIウエハを用いたSOIトランジスタを用いてもよい。電源電圧およびその種類についても特に限定しない。
【0061】
【発明の効果】
以上説明したように、本発明によればマイクロプロセッサ等の論理回路やメモリ回路に、低スキュー・低ジッタのクロックを供給することが可能となり、さらにそれによって高速な半導体集積回路装置が実現できる。
【図面の簡単な説明】
【図1】本発明の示す最も簡単な実施例の図である。
【図2】従来のPLLを用いたクロック生成部の構造を示す図である。
【図3】本発明の発振回路の回路シミュレーション波形の図である。
【図4】本発明の発振器で、リング発振器を別の電源に接続した実施例の図である。
【図5】リング発振器に差動インバータを用いた場合の実施例の図である。
【図6】図1とは別の接続形態を示す実施例の図である。
【図7】図1とは別の接続形態を示す実施例の図である。
【図8】リング発振器をアレー状に接続した場合の実施例の図である。
【図9】本発明の発振器を用いて、複数の論理回路にクロックを供給した実施例の図である。
【図10】図9の発明で、各論理回路へのクロックの位相を早い方向に調整可能にした実施例の図である。
【図11】本発明の発振器を電圧制御発振器(可変周波数発振器)として使用し、PLLを構成した実施例の図である。
【図12】電圧制御発振器の簡単な実施例の図である。
【図13】クロック分配ネットワークを示す最も簡単な実施例の図である。
【図14】本発明のマイクロプロセッサの実施例の図である。
【図15】ディレイラインに本発明を適用したときの実施例の図である。
【図16】図15のディレイラインを電圧制御ディレイライン(可変遅延ディレイライン)として使用し、DLLを構成した実施例の図である。
【符号の説明】
110、111、11m、120、121、12m、1n0、1n1、1nm……インバータ、
OSC1、OSC2、OSCn、OSC1a、OSC1b、OSC2a、OSC2b、OSCna、OSCnb……リング発振器、
OSC1d、OSC2d、OSCnd……差動インバータを用いたリング発振器、
PFD……位相周波数比較器、
CP……チャージポンプ、
LPF……ローパスフィルタ、
VCO0……電圧制御発振器、
DIVN……1/N分周器、
DIV2……1/2分周器、
N0、N1、N2、Mn、1211、1212、1213……クロック分配ネットワーク、
VDD1a、VDD2a、VDDna、VDD1b、VDD2b、VDDnb……正の電源電圧、
VDD1a、VSS2a、VSSna、VSS1b、VSS2b、VSSnb……負の電源電圧、
LOG1、LOG2、LOGn……論理回路、
711、712、71n、901、902、90n、1110、1111、111k……バッファ、
VCO1、VCO2、VCOn……電圧制御発振器、
1000、1001、100m……シングルエンド電圧制御インバータ、
1010、1011、101m……差動電圧制御インバータ、
VC……発振周波数制御信号、
911、912、91n、1231、1232、1233……グローバルクロック、
1100、1101、110k……クロック分配線、
out1〜outk、1241……ローカルクロック、
1220……ラッチ、
1200……マイクロプロセッサ、
DLY1、DLY2、DLYn……ディレイライン、
VDL1、VDL2、VDLn……可変遅延ディレイライン。
Claims (13)
- 複数の回路ブロックと、
それぞれ発振ノードをもち分散配置された複数の発振器と、
導電性配線とを有し、
上記分散配置された複数の発振器の発振ノードは、隣接する上記発振ノード間に距離をもって上記導電性配線と接続されて、上記発振ノードは上記導電性配線から信号を入出力可能とされ、
上記複数の発振器の各々は、上記複数の回路ブロックの各々に発振信号を供給する半導体集積回路装置。 - 請求項1において、
上記発振器は複数のインバータを含むリング発振器であり、
上記複数のインバータのうちの一つのインバータの出力が、上記導電性配線と上記複数のインバータのうちの他のインバータの入力とに接続されている半導体集積回路装置。 - 請求項1において、
上記導電性配線がリング状に形成されている半導体集積回路装置。 - 請求項1において、
上記導電性配線はメッシュ状に形成され、上記発振ノードは上記メッシュ状に形成された導電性配線の交点に接続された半導体集積回路装置。 - 請求項1において、
上記隣接する発振ノード間は等しい距離とされている半導体集積回路装置。 - 請求項2において、
上記隣接する上記発振ノード間の距離と上記インバータの負荷駆動能力は、上記複数の発振器が上記発振ノードで同一の位相/周波数で発振するように定められる半導体集積回路装置。 - それぞれクロック分配ネットワークを有する複数の回路ブロックと、
上記クロック分配ネットワークのうち一つのクロック分配ネットワークのクロック信号を分周する分周器と、
上記分周器により分周されたクロック信号と基準クロック信号とを比較し、誤差信号を出力する位相周波数比較器と、
それぞれ発振ノードをもち、上記誤差信号に応じて発振信号を出力する、分散配置された複数の電圧制御発振器と、
導電性配線とを有し、
上記分散配置された複数の電圧制御発振器の発振ノードは、隣接する上記発振ノード間に距離をもって上記導電性配線と接続されて、上記発振ノードは上記導電性配線から信号を入出力可能とされ、
上記複数の電圧制御発振器の各々は、上記複数の回路ブロックの上記クロック分配ネットワークの各々に発振信号を供給する半導体集積回路装置。 - 請求項7において、
上記電圧制御発振器は、上記誤差信号に応じてその遅延が可変とされる複数のインバータを含み、
上記複数のインバータのうちの一つのインバータの出力が、上記導電性配線と上記複数のインバータのうちの他のインバータの入力とに接続されている半導体集積回路装置。 - 請求項7において、
上記導電性配線がリング状に形成されている半導体集積回路装置。 - 請求項7において、
上記導電性配線はメッシュ状に形成され、上記発振ノードは上記メッシュ状に形成された導電性配線の交点に接続された半導体集積回路装置。 - 請求項7において、
上記隣接する発振ノード間は等しい距離とされている半導体集積回路装置。 - 請求項8において、
上記隣接する上記発振ノード間の距離と上記インバータの負荷駆動能力は、上記複数の発振器が上記発振ノードで同一の位相/周波数で発振するように定められる半導体集積回路装置。 - チップに分散配置された複数の発振器と、
複数の回路ブロックとを有し、
上記複数の発振器の固有発振周波数はほぼ同じであり、
上記複数の発振器の一つの発振器は、導電性配線により上記複数の発振器の他
の発振器に接続されることにより、上記複数の発振器は同期して発振し、
上記分散配置された複数の発振器の各々は、上記複数の回路ブロックの各々に
発振信号をクロックとして供給する半導体集積回路装置。
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