TW394942B - Semiconductor integrated circuit device - Google Patents

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Hiroyuki Mizuno
Hirokazu Aoki
Koichiro Ishibashi
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Hitachi Ltd
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Description

Μ浐部中夾：έ準XJ，.Ji.T消贽合竹it卬妒 〆 A7 B7 五、發明説明（1 ) 發明領域 本發明係關於振盪器電路及半導體積體電路裝置’半導 體積體電路裝置係包含採用振盪電路之低顫動和低歪斜之 Λ 時計配送系統。 發明背景 舉例而言，使用傳統的P L L (鎖相迴路）之時計產生 方法揭示於 1 9 9 2 年 I E E E JOURNAL OF SOLID STATE CIRCUITS，VOL 27，NO 11(此後簡稱爲“ 習知技藝實施例A”）。 圖2係說明採用傳統的P L L之時計產生單位之結構。 參考時計訊號fext會從電路外部輸入至PLL。 ' PLL包含下述：PLL包含下述：“PFD”，相位/頻 率比較器；”C P ”，電荷泵；”L P F ”，低通濾波器：” V〇C 0 ”，電壓控制式振盪器；”D IV N ”1 / N分頻器 ;”D I V 2 ”，1 / 2分頻器；及”N 〇 ”，時計配送網路。 省略這些電路元件之細節。 藉由相位/頻率比較器P_F D比較參考時計訊號 f e X t與內部時計訊號f i n t之間的相位差或頻率差 ，會從相位/頻率比較器P FD輸出誤差訊號UP或DN 。誤差訊號會由電荷泵CP轉換成類比訊號，且訊號的高 頻成份會由低通濾波器L P F移除。所造成的訊號會輸入 至電壓控制式振盪器V C 0 0作爲振盪頻率控制訊號V C 。電壓控制振盪器V C 0 0的振盪輸出會由分頻器 本紙張尺度適/1]中國國家標準（CNS ) A4規格（2I0X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝
，1T -4- A7 B7 五、發明説明（2 ) D I V2分割成振盪輸出f i n t 〇，其頻率爲先前振還 器輸出的頻率的一半且其作比例爲5 0%，並被輸入至時 計配送網路N 0。 » ψ 來自時計配送系統之返回訊號f i n t之頻率會由 1/N分頻器D I VN分頻。所造成的訊號會輸入至相位 /頻率比較器PFD。參考時計f e X t及內部時計 i i n t的相位會由此鎖相迴路P L L 〇鎖相，且訊號 f i n t的頻率會變成訊號f e X t的頻率的N倍。 發明槪述 內部時計f i n t的頻率逐年增加，且時計配送網路 N 0的面積隨著晶片面積增加而加大。當時計要於寬廣面 積上以高速穩定地饋送時，會於時計配送系統中發生問題 。如下所述，這些問題發生於習知技藝實施例A中。 (1 )時計配送網路的延遲時間，亦即，訊號 f into與f int之延遲，相較於1/f int會變 得相當長。因此，時計配送網路的歪斜網路會影響時計配 送網路與鎖相迴路P L L 0結合的整個時計配送系統之功 效。而且，有一方法，於其中晶片內的時計饋送範圍會以 大數目分裂，且於其中設置獨立的P L L用於個別的時計 饋送副範圍。但是，在此方法的情形下，會有如下所述的 問題。 (2 ) ~般而言，P L L較不受諸如電源雜訊及基底 雜訊等雜訊影響，且此種雜訊會增加訊號f i n t 〇的振 本紙張尺度適川中围國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本買)
-5- A7 B7___ 五、發明説明（3 ) 盪頻率及相位的顫動。在晶片內提供大量的P L L將須考 慮對每一 P L L減少雜訊。 (3 )大量P L L的總面積會影響整個晶片p面積。在 * 慮及問題（2 )時，每一 P L L的面積甚至增加更多。 (4 )獨立的時計饋送副範圍之間的時計歪斜成'爲 TskewG + 2*TskewL + 2*Tjitter ，其中 TskewL 代表個別 時計饋送副範圍之內的歪斜，Tjitter代表P L L的顫動’ 而TskewG代表發生於每一P L L之參考時計的歪斜。 (5)由於設置如此大量的PLL，所以耗電量增加。 發明之目的係爲解決上述問題，而提供振盪電路及包含 使用振盪電路的時計配送系統之半導體積體電路裝置。 特別是，發明的目的係提供半導體積體電路裝置，其具 有多個振盪器，每一振盪器均具有振盪節點，其中每一振 盪器的振盪節點連接在一起。較佳的是，以爲閉迴路方式 ，以導電接線將振盪器連接在一起。 發明之又一目的係振盪器會同步以便以實際相同的頻率 振盪及又以實際相同的相位振盪。 好浐部中次"率而：只工消价合竹71卬$ (請先閱讀背面之注意事項再填寫本頁) 發明的另一目的係振盪器會於連接點處連接至接線，於 連接點之間具有實際相同的接線長度間隔，導致振盪器同 步以便以實際相同的頻率及相位振盪。 在發明的較佳實施例中，半導體積體電路裝置具有多個 振盪器，多個振盪器係於篩網交會點處連接至篩網形狀的 導電接線，其中於所有連接點之中，連接點之間的導電接 線之長度間隔實際相同。較佳的是，長度間隔至少5 0 // 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） -6- 好浐部中呔打4,i:Jh-Tivi於合竹"印妒 A 7 ________B7 五、發明説明（4 ) m 。 在本發明的又一目的中，振盪器係環狀振盪電路，具有 環狀連接的反相器，其中每一環狀振盪電路的至少一反相 器的輸出會連接至導電接線。或者，振盪器可爲具有至少 f 一反相器連接至導電接線之多級連接反相器之延遲線。 根據發明的另一目的，半導體積體電路裝置設有具有時 計配送電路之多個電路區及多個振盪器，多個振盪器會輸 出時計訊號至時計配送電路，於時計配送電路中設置導電 接線以將每一振盪器的振盪節點連接在一起。在此配置中 ，電路區可能包括邏輯電路或記憶體電路且相對於多個電 路區以一對一之方式設置多個振盪器》 在發明的又另一目的中，半導體積體電路裝置具有由接 線將輸出連接在一起之多個振盪電路、連接至振盪電路之 多個時計配送電路以及比較時計配送電路的時計訊號與參 考時計訊號之相位頻率轉換器，其中振盪電路會改變振盪 頻率以回應來自相位頻率比較器的訊號。 根據本發明，半導體積體電路裝置設置有多個振盪器及 導電接線，多個振盪器具有實際上相同的自然振盪頻率， 導電接線會將每一振盪器的輸出連接在一起。結果，振盪 器會以不受供應至每一振盪器的電壓波動影響之實際相同 的頻率振盪。此外，由於這些振盪器會同步以提供不受電 壓源的波動影響之實際相同的輸出頻率，所以這些振盪器 適於提供時計訊號給多個時計配送電路，配送電路會將時 計訊號分送給半導體積體電路裝置上的電路區。結果，根 本紙張尺度適扣中國國家標準（CNS ) A4規格（210X297公釐） (諳先閱讀背面之注意事項再填寫本頁) 裝- 訂
A7 _______ _B7 _ 五、發明説明（5 ) 據本發明實施例，可提供分送之時計訊號，其不因雜訊而 變動，且因而具有低顫動及歪斜。 ; 圖式簡述 圖1係顯示本發明的基本實施例。 〃 顯示採用傳統的P L L之時計產生單元。 顯示圖形，說明根據本發明之振盪電路的電路模 ^3CE>：) 顯示實施例的圖形.，於其中，在本發明的振盪電 路中，環式振盪器連接至分別的電源。 圖5係根據本發明的振盪電路之實施例，其中於2環式 振盪器中採用差動反相器。 圖6係發明的實施例，顯示不同於圖1實施例所示之連 接。 圖7係發明的實施例，顯示.不同於圖1實施例所示之連 接。 圖8係發明之振盪電路實施例，其中環式振盪器連接至 陣列形的篩網。 圖9係實施例之圖形，於其中使用本發明的振盪器將時 計饋送至多個邏輯電路。 圖1 0係根據圖9之發明實施例中，用於個別邏輯電路 之時計的相位作成可調整的。 圖1 1係實施例的圖形，於其中使用本發明的振盪器作 爲鎖相迴路P L L電路中的電壓控制式振盪器（變頻振盪 本紙张尺度適州中阐國家標準（CNS ) Α4規格（210Χ297公釐） (請先鬩讀背面之注意事項再填寫本頁) 裝. ,ιτ -8- 五、發明説明（6 器） 圖 圖 圖 圖
A7 B7 系顯示電壓控制式振盪器的基本實施例。 顯示電壓控制式振盪器的另一基本實施例 V · 3 _據本發明的時計配送網路之基本實施例。 4係根據本發明的微處理機。 圖1 5係本發明應用至延遲線之實施例。 圖1 6係使用電壓控制式延遲線（可變延遲線）作爲圖 5中的延遲線以構成延遲鎖迴路之實施例。 圖1胃卜係顯示圖8中所示的發明實施例具有切換開關 插入於篩β丨連接點之間 圖
降用於圖17Α的實施例中的切換開關 圖1 8係類似於圖8的實施例，使用P L L取代圖8中 所示之環式振盪器。 圖19係圖18中所使用的PLL之實施例。 (請先閏讀背面之注意事項再填寫本頁) ---^裝. 好浐部中^«.'έν·Λ--)ι-χ消赍合竹.^卬-繁 主要元件對照表 0 S C P L L P F D C P L P F V 0 C ' D I V 2 N 0 振盪器 鎖相迴路 相位/頻率比較器 電荷泵 低通濾波器 電壓控制式振盪器 1 / 2分頻率 時計配送網路 本紙张尺度適州中囤國家標準（CNS ) Α4規格（210X297公釐） -9- 五、發明説明（ Α7 Β7
f e X t f i n t Ο LOG 12 0 0 12 0 1 12 0 2 12 0 3 12 11 12 12 12 13 12 2 0 12 3 1 12 3 2 12 3 3 12 4 1 DLL (請先閱讀背面之注意事項再填寫本頁) 參考時計訊號 內部時計訊號 邏輯電路 微處理機 邏輯電路區 邏輯電路區 邏輯電路區 時計配送網路 時計配送網路 時計配送網路 佇鎖 通用時計 通用時計 通用時計 區域時計 延遲鎖迴路 較佳實施例詳述 圖1係顯示本發明的振盪電路之基本實施例，其包含環 式振盪器OSC1-OSC2，分別配置有反相器110 —11M、120 — 12m、及 ln〇-lnm。每一環 式振盪器的振盪節點之一會連接至節點1 0 1 — 1 0 η中 的對應者，而相鄰的節點1 0 1 - 1 0 η會由接線連接在 一起，較佳地爲閉迴路形連接。而且，較佳的是，接線長 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -10- A7 B7 五、發明説明（8 ) 度間隔或相鄰節點之間的距離（舉例而言’節點1 0 1與 1 0 2之間的距離）係等距離1。反相器1 1 〇 — 1 1 m 、120—12m、及InO—lnm可爲CMOS反相 a 器，但並未侷限於此。爲簡化說明，僅述及CMO S型反 相器會用於下述圖1的說明中。 厂 由於個別環式振盪器OSC1—OSCn的振盪節點會 彼此連接’所以，這些環式振盪器0 s c 1至〇 S C η會 以實際相同的相位/頻率振盪。 圖3 (Α)係說明環式振盪器的數目爲四的情形下之電 路模擬波形。橫軸代表時間，而縱軸代表個別節點的電壓 。在圖式中，V(X)，亦即 V(101) ' V ( 1 0 2 )等等，代表節點X的電位。模擬中所使用的電晶體係 COMS電晶體，每一電晶體的閘長度爲0.25#m。 反相器110—11m、120—12m、及ln〇-1 nm均爲相同型式的反相器（於其中每一PMO S電晶 體的閘寬度Wp爲1 〇 ，而每一NMO S電晶體的閘 寬度Wn爲5//m)。電壓源爲1 · 8V，而節點之間的 距離爲3 m m。假設在初始狀態時，個別節點1 〇 1 — 1 〇 4具有不同於其初始値之電位（在0 n s的時間點時 )。雖然在時間點0 n s時有不同的相位，但是，仍然可 見環式振盪器0 S C 1至0 S C 4會於時間點0 n s後一 會兒建立的穩定狀態之下，以相同的相位/頻率振盪。 在此方式下，由於本發明的配置結果，相鄰者間彼此以 距離1間隔之環式振盪器會以相同的相位/頻率振盪。距 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝- 訂 -11 - A7 B7 五、發明説明（9 ) 離1的範圍從1 m至1 0 m m。具有振盪頻率不視個別 距離而定之優點。 (請先閲讀背面之注意事項再填寫本頁) 雖然，在前述中，圖1中個別相鄰的節點之間的距離被 * » 設定爲等距離1，但是，它們無須總是相等的距離。在此 t 情形中，在穩定狀態下，雖然個別環式振盪器的振盪具有 實際相同的頻率，但是它們不具有相同的相位。個別的環 狀振擾器會同步振還，同時保持相位6 1 — 3 η (假使個 別相鄰節點之間的距離均爲等距離1，則保持<5 1 = <5 2 =<5 3 = ...... = 5 η )。 此外，雖然構成個別的環式振盪器之反相器1 1 0 -11m、 120—12m、及ln〇-lnm均於圖3中 顯示爲相同型式，但是，它們無須總是爲相同型式。假使 它們不相同，則個別環式振盪器會以實際相同的頻率振盪 ，但如同上述般於穩定狀態下爲不相同相位。個別的環式 振盪器會同步振盪並具有相位5 1 — <5 η。相對地’藉由 調整個別環式振盪器的反相器之排序（負載驅動能力等等 )以改變相位5 1 -（5 η。即使當所有的個別相鄰節點之 間的距離並未設定爲等距離1時，仍可經由使用此特性以 調整個別環式振盪器的反相器之排序，而使個別環式振盪 器的相位<5 1 — 5 η實際相同。 一般而言，由於反相器1 lm— 1 nm必須驅動節點 1 Ο 1 — 1 Ο η以及連接它們之接線，所以’這些反相器 中的每一者均需要相當高的負載驅動能力（在CMOS電 晶體的情形下爲閘寬加大）。因此，舉例而言’爲降低耗 本紙张尺度適/丨〗’丨，囤國家標準（CNS ) A4規格（210X29?公釐） -12- 好浐部中决^.4'-/J,-^.T消价合竹.d卬來 Α7 Β7 五、發明説明（10 ) 電量，有效的是使負載驅動能力依反相器110、111 ……及1 1 m之次序漸·漸變高。 此外，於環式振盪器中反相器的級數無須相同。假使環 0 * 振盪器的自然振盪頻率於某程上相等，則本發明的構造能 使個別環式振盪器於穩定狀態下保持相位5 1 - ά -η以相 同的頻率振盪。 接著，將解釋諸如電壓源波動或基底電壓波動等雜訊作 用於本發明的振盪器之情形下的特性。 圖3 (Β)說明僅有環式振盪器OSC1具有不同於其 它環式振盪器之電壓源的情形下之電路模擬波形。環式振 盪器OSC1的電壓源爲2 . ον，而其它條件與圖3 ( Α)的模擬相同。環式振盪器OSC1至OSC4於時間 點0 n s —會兒之後建立的穩定狀態下，以實際相同的相 位/頻率振盪。 本發明的振盪電路係配置成具有大量的環式振盪器，具 有即使數個組成的環式振盪器的電壓源波動時，整個振盪 電路的相位/頻率也難以改變之優點（在環式振盪器於無 電壓源波動或基底電壓波動之穩定狀態下具有相位51-5 η之情形下，它們會作用以保持相位而抵抗電壓源波動 及基底電壓波動）。 使用作動於環式振盪器之電壓源波動不影響其它環式振 盪器的電壓源之配置，則此效果變得更大。一般而言，積 體電路中的電壓源波動產生於本地。因此，在電源由多個 環式振盪器共用時，距離1愈大愈佳。此外，較佳的是， 本紙張尺度適川中國國家標準（CNS ) Λ4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 -13- A7 ____________B7__ 五、發明説明（彳彳） 個別的環式振盪器於實用上儘可能不共用電源。舉例而言 ’可將分別的電壓源產生器或電壓源穩定器用於個別的環 式振盪器。 ， / 雖然僅於前述中提及本發.明關於電壓源波動之效應，但 是’對基底電壓波動仍然有相同的效應。 卜 圖4係顯示本發明的實施例，其利用上述根據本發明之 不受雜訊影響之考量。相較於圖1的實施例，圖4中的實 施例之不同點在於個別的環式振盪器0 S C 1 — 0 S C η 係以成對的振盪器（0SC1 a，OSClb)—( OSCna ，〇SCnb)之方式構成的。此外，環式振 盪器對會連接至不同的電壓源VDD 1 a — VDD n a以 及 VSS 1 a— VSSna 和 VDDlb — VDDnb 及 VSSlb-VSSnb。 由於雜訊的區域性，所以，諸如電壓源波動之雜訊同時 地牽涉於電壓源VDD1 a-VDDna和VSS 1 a-VS S n a以及電壓源VDD 1 b-VDDnb和 VSSlb — VSSnb中之機率是低的。因此，能夠於 節點4 0 1 _4 0 η處抑制導因於電壓源波動、基底電壓 波動等之振盪頻率及相位的波動。 上述之本發明的效果類似於所謂的旁通電容器（解耦合 電容器）之效果，其係插入於電壓源之間以便抑制電壓源 波動。旁通電容器係用以在雜訊不存在的狀態下於雜訊存 在於具有預定電位（電位意指供應電壓）的訊號之情形下 保持預定電位。另一方面，本發明的振盪器係用以在雜訊 本紙張尺度適州中國國家標準（CNS ) Α4規格（2Ι0Χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 B7 五、發明説明（12 ) 不存在的穩疋狀態下於雜訊存在於具有預定頻率/相位的 訊號之情形下保持預定的振盪頻率/相位。 雖然於圖1至4的實施例中使用單—端輸入<輸出型的 反相器，但是也可使用如圖5所示之具有差動輸入/輸出 、OSCld - OSCnd的差動反相器（差動反相器的 詳細電路實施例說明於習知技藝實施例A的圖1 1中，且 將省略說明）。在此情形下，差動反相器具有正邏輯輸出 及負邏輯輸出之振盪輸出’以致於等同於圖1中的節點 101 - 10N者爲形成雙軌之節點（501A， 501b) - (50na > 50nb)。 此外’雖然使用圖1至5的實施例中之振盪的特別一者 以連接環式振盪器，但是，也可使用圖6中所示的每一振 盪器之多個振盪節點（具有不同相位），將它們連接。在 圖6中，每一環式振盪器的二節點會用於如同所示之 601a-60na 及 601b — 6 0nb 處之連接。由 於環式振盪器之間的耦合程度比圖1的連接態樣之情形更 加強化，所以，可加雜訊免疫力。 圖7及8係說明發明的實施例’於振盪器的連接上，不 同於前述實施例。相較於圖1的實施例’圖7的實施例特 徵在於未有直接連接環式振盪器◦ S C 1及0 S C η之接 線部份存在。在此情形下’即使在節點1 0 1 — 1 〇 所有個別的相鄰者之間的距離爲等距離1及所有的環式振 盪器0 S C 1 — 0 S c η具有相同特性的情形下’雖然環 式振擾器0 S C 1 — 〇 S C η真正地以相同頻率振盪，但 -15- (請先閲讀背面之注意事項再填寫本) 本紙張尺度適/11屮國國家標準（CNS ) A4规格（210X297公瘦） A7 _ B7 五、發明説明（13 ) 是它們不會以相同相位振盪。此處’環式振盪器〇 s C 1 _〇SCn同步振盪，但保持相位<51 - 。不僅可藉 由調整個別相鄰節點之間的距離，也可藉由調整環式振盪 * 器〇SC1至OSCn的排序（負載驅動能力等），以使 f 相位5 1 - 5 η相同。舉例而言，在振盪電路的相查f端處 ，環式振盪器〇 s C 1及0 S C η之負載驅動能力均可設 定爲其它環式振盪器的能力之一半。 圖8係說明環式振盪器由導電接線以X Q篩網之形狀連 接在一起的實施例。篩網連接可用於發明之實際應用中， 但是，不同的連接態樣可視爲發明的一部份，且只要連接 配置的結果可使環式振盪器因而同歩振盪，則可採用任何 連接態樣。根據發明，具有自然振盪頻率之多個實際上相 同的振盪器會經由環式振盪器的節點而連接，以致於振盪 器會以實際相同的頻率振盪。結果，以圖.8的配置可取得 類似於圖1至4中所示的每一實施例之效果。在後續說明 中，爲簡潔起見，將使用圖1的實施例，說明採用本發明 的振盪器或振盪電路之實施例。 圖9係說明發明的實施例，其中藉由使用本發明之振盪 器，將時計饋送至多個邏輯電路。L0G1 — L0G7代 表邏輯電路，而71 1 — 71η代表緩衝器。相較於圖1 的實施例’緩衝器7 1 1 _7 1 η係連接至對應於圖1中 的節點101-10η之節點701 - 70η，而這些緩 衝器的輸出7 2 1 _ 7 2 η分別饋送至邏輯電路L OG 1 —LOGn。如上所述’於節點70 1_70η處，環式 本紙張尺度適州中闼國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 -16- A7 ________B7 五、發明説明（彳4 ) 振盪器會以實際相同的頻率及實際相同的相位振盪（雖然 環式振盪器能如上述般以相位（5 1 - 5 η振盪，但是爲簡 (請先閱讀背面之注意事項再填寫本頁) 潔起見，假設它們被連接以提供具相同相位之振盪）。因 ·: 此，不具歪斜之時計訊號可以饋送至邏輯電路L 0 G 1 -L 0 G η。此外，由於如同前述的雜訊免疫，所以·*，仍可 饋送發生小顫動的時計訊號·。當然，將省略緩衝器7 1 1 一 7 1 η。當緩衝器7 1 1 — 7 1 η存在時，可以抑制從 邏輯電路LOG 1 _LOGn至振盪器之雜訊傳送。 如同圖3 ( B )所示，在節點電位改變後的某些時間週 基之後，在雜訊存在下之節點7 0 1 — 7 0 η處的歪斜會 較少。因此，連接至節點70 1 — 70η之緩衝器7 1 1 _7 1 η應較佳地爲史密特輸入（S chmitt input )_ 。所以 ，可以減少緩衝器7 1 1 — 7 1 η的輸出歪斜。 在圖9的實施例中，藉由調整對應的緩衝器7 1 1 — 7 1 η的延遲時間，則可以於延遲方向上個別地調整輸入 至個別邏輯電路L0G1 — LOGn之時計訊號72 1 — 7 2 η的相位。 圖1 0係說明要饋送至個別邏輯電路之時計7 2 1 — 7 2 η的相位也可以於領先方向上被調整之實施例。選取 連接環式振盪器之不同於振盪節點8 0 1 — 8 0 η之振盪 節點（831a、831b、831c、……）一( 83na、83nb、83nc、……），且被選取的振 盪節點會連接至緩衝器7 11 — 7 1 η。舉例而言，在一 反相器級中，振盪節點8 3 1 a會以比振盪節點的相位還 本紙張尺度適州中國國家標準（CNS〉Λ4規格（210X297公釐） -17- Α7 Β7 五、發明説明（15) 早之相位振盪（在環式振盪器配置有P級具相同排序的反 相器之假設下，相位會快360/P度）。因此，當時計 藉由使用緩衝器7 1 1而從振盪節點8 3 1 送至邏輯 * 電路L0G1時，其相位會比經由緩衝器從振盪節點 80 1產生的邏輯電路之時計的相位還早。 广 圖1 1係說明，於其中本發明的振盪電路應用至P L L 的電壓控制式振盪器（VCO) 。VCOl— VCOn代 表電壓受控振盪器，且f i n t l_f i n t η代表其輸 出訊號。901 — 90n代表緩衝器，而Nl—Nn代表 時計配送網路。相較於圖7的實施例，電壓控制式振盪器 VCO 1 — VC On對應於環式振盪器OS C 1 — OSCn，且振盪頻率控制訊號VC因而由PLL結構控 制，藉以構成鎖相迴路PLL1。此外，緩衝器901— 9 0 η的輸出之通用時計9 1 1 - 9 1 η會連接至時計配 送網路Ν 1 - Ν η。 雖然，爲了簡化說明，電壓控制式振盪器VCO 1 — VCOn的連接與圖1所示相同，但是，可採用圖4至8 所示的任何連接型式。此外，相較於圖2中的習知技藝實 施例，圖11中的實施例並未顯示任何對應於1/2分頻 器D I V 2之電路元件，但是，假使需要時，可於緩衝器 9 0 1 _ 9 0 η之前或之後的級中連接這些元件。 振盪器V 00 1 — V C Ο η中每一者的電路實施例顯示 於圖12 (Α)及12 (Β)中。圖12 (Α)顯示振盪 器’其配置有均具單一端輸入/輸出之反相器1 〇 〇 〇 — 不紙張尺度迫州中國國家標準（CNS ) Α4規格（2丨0X297公釐） —；-------f 裝— (請先閲讀背面之注意事項再填寫本頁)
18- A7 _ _ B7 五、發明説明（16 ) (請先閱讀背面之注意事項再填寫本頁) 1 〇 〇m。每一反相器的延遲時間會視振盪頻率控制訊號 VC的値而改變，因此，振盪輸出f i n t 1的振盪頻率 會視振盪頻率控制訊號V C的値而變（反相器的詳細電路 實施例說明於習知技藝實施例A的圖4中，因此省略其說 明）。 - 另一方面，圖12(B)顯示振盪器，其配置有均具差 動輸入/輸出之差動反相器1 0 1 0 — 1 0 lm。如同圖 1 2 (A)之方式，每一差動反相器的延遲時間會視振盪 頻率控制訊號VC的値而變，因此，振盪輸出f i n t 1 及/f i n t 1的振盪頻率會視振盪頻率控制訊號VC的 値而變（差動反相器的詳細電路實施例說明於習知技藝實 施例A的圖1 1中，因此省略其詳細說明）。 圖13係圖11中所示的時計配送網路N1的詳細圖。 1 1 00 — 1 1 0K代表時計配送線，而1 1 1 Ο-ΐ 1 lk 標示區域緩衝器 。個別 的時計 配送線 1 1〇〇 — 1 1 0 k的長度會設定於晶片佈局中，以致於從通用時計 9 1 1至個別區域緩衝器1 1 1 0 — 1 1 1 k之長度會變 成相等。因此，區域緩衝器1110-11lk之特性實 際性相同（此後稱爲“匹配”）。此外，在無雜訊下’區 域時計輸出〇 u t 1 - 〇 u t k的歪斜會變成零。 由於電壓控制振盪器V C 0 1 — v C Ο η會被饋送相同 的振盪頻率控制訊號V C，所以，其振盪輸出f i n t 1 至f i n t n會如同前述般以實際相同的頻率/相同的相 位振盪（雖然電壓控制振盪器V C 0 1 — V C Ο η能如同 本紙張尺度適州中國國家標準（CNS ) Α4规格（210X297公釐） -19- 好浐部中Α核率Λ^τ,消於合竹；^印*'1^ A7 ___ _ B7 五、發明説明（17 ) 直至圖8所示的實施例所述般，以相位<5 1 — 5 η振盪， 但是，於此爲了簡化說明，假設它們係連接成提供具實際 相同相位之振盪）。因此，區域時計輸出〇 u t 1 — * * 0 u t k會以實際相同的頻率及相位振盪。此外，由於取 Ψ 得類似於圖1 0之前的圖式中所顯示的實施例中所取得的 免於雜訊，所以，實際上不會因電壓源波動或基底電壓波 動而增加輸出的歪斜/顫動。 圖14係說明圖11的PLL應用至要求高效能PLL 的微處理機之實施例，即在半導體積體電路裝置中。數字 1 2 00代表微處理機，數字1 20 1 — 1 2 0 3代表邏 輯電路區，而1 2 1 1 — 1 2 1 3對應於圖1 1中的時計 配送網路。邏輯電路區的功能並未特別受限。邏輯電路區 可爲具有數學單元等建於其中的資料通道，或是諸如快閃 記憶體等記憶體或其控制器。 通用時計1 2 3 1 _ 1 2 3 3會從鎖相迴路PLL 1輸 出。通用時計1 2 3 1 _ 1 2 3 3會由時計配送網路 1 2 1 1 - 1 2 1 3分送至個別邏輯電路區內的區域時計 1241。最後，區域時計1241會饋送至諸如佇鎖 1 2 2 0等電路的時計輸入單元。 如圖1 1的實施例所示般，不會因電壓源波動或基底電 壓波動而實際地增加區域時計1 2 4 1的歪斜/顫動。此 外，鎖相迴路P L L 1之內的電壓控制式振動器V C Ο 1 - V C Ο η會零散地位於晶片中且配置成接近它們所配屬 的邏輯電路區，因此，從電壓控制振盪器VCO 1 - 本紙張尺度適州中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 -20- ^浐部中"-打^^’-^>-;消於合竹^印製 A7 B7 五、發明説明（18) VC ο η的時計輸出至諸如佇鎖等使用對應的時計輸出的 電路之通路可以縮短（舉例而言，在圖1 4中，通路包含 通用時計1 2 3 1、時計配送網路1 21 1及區域時計 1241)。當通路縮短時，牽涉於其中的延遲時間可以 縮短。因此，能夠減輕發生於通路中的歪斜或顫動對於整 個時計配送系統效能之影響。 在晶片內時計饋送範圍分裂成大量及個別地配置獨立的 P L L以用於所造成的時計饋送副範圍之配置中，獨立時 計饋送副範圍之間的時計歪斜會成爲TskewG + 2*TskewL + 2*Tjitter ，其中TskewL代表每一時計饋送副範圍內的 歪斜，Tjitter代表P L L的歪斜，而TskewG代表發生 於每一 P L L之參考時計的歪斜。根據本發明的配置，時 計歪斜變成2*TskewLN + TjitterN ’其中TjitterN代表來 自鎖相迴路P L L 1之通用時計輸出的顫動’而TskewLN 代表時計配送網路1211_1213中的一對應者之歪 斜。即使當假設TskewL = TskewLN時，藉由本發明仍可 減少時計歪斜。事實上，如同上述，對本發明的P L L而 言，會保持TjitterN < Tjitter ，以致於本發明的配置能夠 尖銳地減少時計歪斜。 此外，藉由本發明的設計，可以使晶片面積更小，在本 發明的設計中，VCO的數目比多重p L L設計中更多， 會零散地位於晶片中且同步。 雖然已於前述中提及在每一實施例中使用P L L設計以 使外部時計及內部時計同步，但是，也可使用延遲鎖迴路 本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公釐） (諳先閲讀背面之注意事項再填寫本頁) 裝
-II -21 · A7 一 B7 —,-——— - ____ 五、發明説明（19) (D L L )設計。舉例而言，本發明可以以延遲線取代圖 1中的環式振盪器而構成D L L之方式，輕易地應用至 DLL。 圖1 5係顯示此實施例。此外，圖1\/係顯示藉由設置 f 圖1 5中的延遲線作爲可變延遲線以構成D L L之實施例 。與圖1 1的實施例相較，圖1 6的實施例不同處在於參 考時計f ext會輸入至可變延遲線VDL1 - VDLn 。或者’圖15的實施例顯然可應用至圖2至14中所示 的本發明之每一實施例。 雖然上述每一實施例對應於本發明應用於單一晶片中的 情形’但是’顯然其也能擴展至包含多個晶片之半導體積 體電路裝置。舉例而言，本發明可容易地應用至如圖1 4 所示之個別的分開晶片構成邏輯電路區及所配屬的電壓控 制式振盪器V C 0之情形，也可應用至如圖1所示之個別 分開的晶片構成環式振盪器之情形。 此外’並無上述任何一實施例包含降低耗電量之方法， 諸如閘式時計。但是，舉例而言，本發明可以輕易地應用 至圖1 0中的緩衝器7 1 1 — 7 1 η改變成及構造成閘電 路之情形。雖然有多種不同的方法，但是，本發明並不特 別侷限於這些方法，且以圖1 7 ( A )所示的配置提供降 低耗電量的一種此方法。 在圖17 (A)中’顯示使用切換開關之配置，其中本 發明所使甩的很多振盪器中僅有一部份必須在任一次中操 作，以便選擇性地降低耗電量。圖1 7 ( B )顯示圖1 7 本紙張纽適财関家轉（CNS ) A4規格（2丨0>< 297公廣) ~ -- -22- (請先閱讀背面之注意事項再填寫本頁) 裝
、1T A7 ---------- B7 五、發明説明（2〇) (A )中所示的開關之一的較佳實施例。 如圖1 7 ( A )所示，切換開關係連接至接線，接線係 連接至根據圖8的實施例之環式振盪器，環式振盪器係以 nxq網狀連接。舉例而言，切換開關可爲如圖I?(b )所示的COM S切換開關，但並不侷限於此。，- 當所有的環式振盪器要被操作時，所有的操作開關會被 開啓。同時，舉例而言，當僅需要環式振盪器0SC11 、〇SC12、OSC21、〇SC22操作而其它振盪 器不操作時，切換開關SW1213、SW2223、 SW2 2 3 2、SW2 1 3 1會關閉。藉由關閉切換開關 SW1213、SW2223、DE2232、 SW2 1 3 1，則不操作的環式振盪器不會影響環式振盪 器 0SC11、0SC12'0SC21、0SC22。 舉例而言，爲了藉由僅供應時計訊號給部份電路以減少耗 電，可以使用發明之結構及控制方法。 在前述實施例中，雖然前提爲環式振盪器的頻率由振盪 頻率控制訊號所控制，但是，環式振盪器可爲頻率由外部 輸入的時計所決定之振盪器。舉例而言，可採用P L L結 構以實現此點。圖1 8係顯示提供自外部接收時計（未顯 示）之鎖相電路PLL 1 1至PLLqn，取代圖8實施 例中所使用的振盪器0SC1 1— OSCqn。 圖1 8中所示的P L L電路具有分別連接至均爲網狀 之分開的第一和第二導電接線之輸入及輸出。連接至第一 導電接線之每一 P L L電路的輸出之相位及頻率會同步。 本紙張尺度過川中國國家標準（CNS ) A4規格（210X297公釐） (諳先閲讀背面之注意事項再填寫本頁) 裝 ,11 -23- Α7 Β7 五、發明説明（21 ) 另一方面’參考時計訊號會輸入至連接至第二導電接線的 每一 P L L電路。圖1 8的第二導電接線係用以分送參考 時計訊號作爲每一P L L之具有相同頻率及相位的輸入， 所以，接線形狀不限於圖中所示之網狀，可採用任何能執 行此功能之形狀。假使參考時計訊號輸入的頻率,½,由第一 導電接線至每一P L L電路而有點變化時，但因爲p L L 電路的每一振盪器由第二接線連接在一起之本發明所取得 的效果而使每一P L L電路的輸出時計訊號未有實際變化 〇 相較於先前用於振盪器的頻率控制訊號分送於整個晶片 上之實施例（舉例而言，圖8及1 1 )，本實施例係使用 參考時計訊號輸出至P L L電路，以致於不需要分送頻率 控制訊號。因此，根據已知的分送時計訊號之技術，本實 施例能夠分送輸入的參考時計訊號。此外，根據本實施例 ，會分送穩定的輸出時計訊號，即使輸入至每一 P L L電 路之參考時計訊號的相位有變化，其也不會於每一 P L L 電路之間變化。因此，假使根據本實施例分送之時計訊號 不會因雜訊而有變異 圖1 9係顯示圖1 8中所使用的PLL 1 1至 P LL q η中每一PLL的實施例。圖1 9中所使用的符 號與圖2中相同，因此，省略其說明。 雖然某些上述實施例使用多個反相器以多級形式環狀連 接之環式振盪器，但是，本發明不侷限於此結構。在本發 明中可採用環式振盪電路之其它選擇。藉由使用其振盪輸 本紙張尺度適川十國國家標準（CNS ) Α4規格（2丨0Χ297公釐） --Γ------f 裝-- (請先閱讀背面之注意事項再填寫本I) 訂 -24 A7 B7 五、發明説明（22) 出作爲輸入/輸出線以調整振盪電路的振盪頻率及相位， 及如上述般連接的這些多個振盪電路能同步振盪，即已足 夠。 此外，在每一上述實施例中，本發明中所使用的半導體 製程、電晶體結構等並未特別說明。可採用C Μ 0 $製程 ，及採用從SO I晶圓中製成的S〇I電晶體。電壓源的 型式或其種類並無特別限制。 如同此處所揭示般，根據本發明，能夠提供具有低歪斜 及低顫動之時計訊號及時計配送電路或電路系統給微處理 機等的邏輯電路或記億體電路。此外，由於根據本發明能 夠產生及分送穩定的時計訊號，所以，能提供高速的半導 體積體電路裝置。 雖然已詳細說明較佳實施例，但是，根據本發明的寬 廣觀點而思及的其它實施例、修改及變異，皆由申請專利 範圍的精神及範圍所涵蓋。 本紙张尺度適用t國國家標準（CNS ) A4規格（2丨0X 297公釐） 1^-------f 裝-- (請先閲讀背面之注意事項再填寫本頁)
-25-

Claims (1)

  1. 六、申請專利範圍 1 . 一種半導體積體電路裝置，包括多個均具有振盪 節點之振盪器， 其中該多個振盪器中的每一振盪器之該振盪節點會連接 » 在一起。 2 .如申請專利範圍第1項之半導體積體電路瘦置， 其中該振盪器會同步以便在每一該振盪節點處以實際相同 的頻率振盪。 3 .如申請專利範圍第2項之半導體積體電路裝置， 其中該振盪器會同步以便在每一該振盪節點處以實際相同 的相位振盪。 导.如申請專利範圍第1項之半導體積體電路裝置， 進一步包括導電接線，其中每一該振盪器的該振盪節點會 由該導電接線連接在一起。 5 .如申請專利範圍第4項之半導體積體電路裝置， 其中該導電接線係形成爲閉迴路形狀。 經濟部中央標準局員工消費合作社印策 (請先Η讀背面之注意事項再填寫本頁) 6 .如申請專利範圍第4項之半導體積體電路裝置， 其中該導電接線係形成爲篩網狀，且該振盪器的該振盪節 點會於該篩網的交接點連接。 7 .如申請專利範圍第4項之半導體積體電路裝置， 其中，以該連接點之間具有該導電接線長度間隔之方式， 將該振盪節點於連接點處連接至該導電接線，其中該間隔 長度是實際相等的。 8 如申請專利範圍第4項之半導體積體電路裝置， 其中’以該連接點之間具有該導電接線長度間隔之方式， 本紙張尺度適用中國國家揉準（CNS ) Α4規格（21〇Χ：297公釐） -26- ABCD A、申請專利範圍 將該振盪節點於連接點處連接至該導電接線，其中該間隔 長度至少爲5 0 。 ----------{裝-- (請先聞讀背面之注意事項再填寫本頁) 9 .如申請專利範圍第1項之半導體積體電路裝置， » 其中該振盪器係環式振盪電路。 1 0 ·如.申請專利範圍第1項之半導體積體電潞裝置 ’其中該振盪器係具有多級連接反相器之延遲線。 1.1 ·—種半導體積體電路裝置，包括： 多個環式振盪電路，具有環狀連接的反相器；及 導電接線， 其中每一該環式振盪電路的至少一反相器之輸出會連 接至該導電接線。 Λ 2 .如申請專利範圍第1 1項之半導體積體電路裝 置’其中該環式振盪電路會同步以便與具有實際相同頻率 之每一該環式振還電路的該輸.出一起振還。 1 3 .如申請專利範圍第1 2項之半導體積體電路裝 置’其中該環式振盪電路會同步以便與具有實際相同相位 之每一該環式振盪電路的該輸出一起振盪。 經濟部中央橾準局負工消費合作社印袈 1 4 ·如申請專利範圍第1 1項之半導體積體電路裝 置，其中該導電接線係形成爲閉迴路狀。 15 .如申請專利範圍第1 1項之半導體積體電路裝 置，其中該導電接線係形成爲篩網狀，及該環式振盪電路 的至少一反相器的該輸出會於該篩網的連接點處相連。 1 6 .如申請專利範圍第1 1項之半導體積體電路裝 置’其中，以該連接點之間具有該導電接線的長度間隔之 本紙張尺度適用中國國家搮準（CNS > Α4規格（210X297公釐） -27- 六、申請專利範圍 方式，將該環式振盪電路的至少一反相器的該輸出於連接 點處連接至該導電接線，其中該間隔長度係實際相等的》 1 7 .如申請專利範圍第1 1項之半導體積體電路裝 φ ·· 置，其中，以該連接點之間具有該導電接線的長度間隔之 方式，將該環式振盪電路的至少一反相器的該輸出赞連接 點處連接至該導電接線，其中該間隔長度係5 0 或更 大。 18 . —種半導體積體電路裝置，包括： 多個延遲線，具有多級連接反相器；及 導電接線， 其中每一該延遲線的至少一反相器之輸出會連接至該 導電接線。 1 9 .如申請專利範圍第1 8項之半導體積體電路裝 • I 置，其中該延遲線會同步以便與具有實際相同頻率的每一 該反相器的輸出一起振邊。 經濟部中央標準局負工消費合作杜印裝 2 0 .如申請專利範圍第1 9項之半導體積體電路裝 置，其中該延遲線會同步以便與具有實際相同相位的每一 該反相器的輸出一起振盪。 2 1 ·如申請專利範圍第1 8項之半導體積體電路裝 置’其中該導電接線係形成爲閉迴路形狀。 2 2 .如申請專利範圍第1 8項之半導體積體電路裝 置’其中該導電接線係形成爲篩網狀，且該環式振盪電路 的該至少一反相器之該輸出會於該篩網的連接點處相連接 28 (請先Η讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家揉準（CNS > A4规格（210X297公簸） A8 B8 C8 D8 經濟部中央標準局貝工消費合作社印裝 π、申請專利範圍 2 3 ·如申請專利範圍第1 8項之半導體積體電路裝 β ’其中，以該連接點之間具有該導電接線的長度間隔之 方式’將該環式振盪電路的至少一反相器的該輸出於連接 ψ I占處連接至該導電接線，其中該間隔長度係實際相等的。 2 4 ·如申請專利範圍第1 8項之半導體積體·電路裝 置’其中，以該連接點之間具有該導電接線的長度間隔之 方式’將該環式振盪電路的至少一反相器的該輸出於連接 點處連接至該導電接線，其中該間隔長度係5 0 或更 大。 2 5 . —種半導體積體電路裝置，包括： 多個電路區，具有時計配送電路； 多個振盪器，均具有振盪節點及從該振盪節點輸出時 計訊號至該時計配送電路：及 導電接線，將每一該振盪器的該振盪節點連接在一起 〇 2 6 .如申請專利範圍第2 5項之半導體積體電路裝 置’其中該振盪器會同步以便在每一該振盪節點以實際相 同的頻率振邊。 2 7 .如申請專利範圍第2 6項之半導體積體電路裝 置，其中該振盪器會同步以便在每一該振盪節點以實際相 同的相位振盪。 2 8 .如申請專利範圍第2 5項之半導體積體電路裝 置’其中該導電接線係形成爲閉迴路形狀。 . 2 9 _如申請專利範圍第2 5項之半導體積體電路裝 ---------(裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 本紙法尺度適用t國國家樑準（CNS ) A4规格（210X297公釐） -29- 經濟部中央標準局員工消費合作社印製 A8 B8 C8 __— D8 ~、申請專利範圍 顰’其中該導電接線係形成爲篩網狀，且該振盪器的該振 盪節點會於該飾網的交接點連接。 3 0 _如I串請專利範圍第2 5項之半導體積體電路裝 置’其中’以該連接點之間具有該導電接線長i間隔之方 式’將該振盪節點於連接點虜連接至該導電接線’，唭中該 間隔長度是實際相等的。 3 1. 如申請專利範圍第2 5項之半導體積體電路 裝置’其中該振盪器係環式振盪電路。 3 2· 如申請專利範圍第2 5項之半導體積體電路 裝置’其中該振盪器係具有多級連接反相器之延遲線》 3 3. 如申請專利範圍第2 5項之半導體積體電路 裝置’其中該電路區包括邏輯電路或記憶體電路。 3 4 . —種半導體積體電路裝置，包括： 多個振盪電路； 接線，將每一該振盪電路的輸出連接在一起； 多個時計配送電路，連接至該振盪電路：及 相位頻率比較器，將該多個時計配送電路中的至少一 時計配送電路的時計訊號與參考時計訊號相比較， 其中該振盪電路會改變振盪頻率以回應該來自相位頻 率比較器的訊號輸出。 3 5.如申請專利範圍第3 4項之半導體積體電路裝 置，其中該振盪電路會同步以便與具有實際相同頻率之每 一該振盪電路的該輸出一起振盪。 3 6 .如申請專利範圍第3 5項之半導體積體電路裝 ---------裝-- (請先閱讀背面之注意事碩再填寫本頁) 訂 本紙張尺度逋用中國國家揉準（CNS ) A4規格（210X297公釐） -30- A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 置，其中該振盪電路會同步以便與具有實際相同相位之每 一該振·電路的該輸出一起振盪。 3 7 ·如申請專利範圍第3 4項之半導體積體電路裝 置，其中該導電接線係形成爲閉迴路形狀。 ♦ 3 8 .如申請專利範圍第3 4項之半導體積體•電路裝 置，其中，以該連接點之間具有該接線的長度間隔之方式 ，將該振盪電路的該輸出於連接點處連接至該接線，其中 該間隔長度係實際相等的。 3 9 .如申請專利範圍第3 4項之半導體積體電路裝 置，其中該振盪器係環式振盪電路。 4 0 .如申請專利範圍第3 4項之半導體積體電路裝 置，其中該振盪器係具有多級連接反相器的延遲線。 4 1 . 一種半導體積體電路裝置，包括： 多個振盪器，具有實際相同的自然振盪頻率；及 導電接線，連接每一該振盪器的輸出， 因此所有該振盪器會以該實際相同的頻率振盪，而不 受供應至該振盪器之電壓源波動的影響。 4 2 種半導體積體電路裝置，包括： 時計配送機構，用以將時計訊號分送至多個電路區； 多個振盪器機構，用以將時計訊號輸出至該時計配送 機構；及 同步機構，用以使該多個振盪器機構的每一輸出頻率 同步，該輸出頻率不受供應至該多個振盪器機構的電壓源 波動所影響。 I.-------Γ -裝------訂------S鉍 (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -31 -
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3619352B2 (ja) * 1997-08-28 2005-02-09 株式会社ルネサステクノロジ 半導体集積回路装置
US7764130B2 (en) 1999-01-22 2010-07-27 Multigig Inc. Electronic circuitry
US20020190805A1 (en) * 1999-01-22 2002-12-19 Multigig Limited Electronic circuitry
WO2000044093A1 (en) * 1999-01-22 2000-07-27 Multigig Limited Electronic circuitry
US6594772B1 (en) * 2000-01-14 2003-07-15 Hewlett-Packard Development Company, L.P. Clock distribution circuitry to different nodes on integrated circuit with clock coupling circuitry to maintain predetermined phase relation between output and input of adjacent nodes
AU2001256482A1 (en) * 2000-05-11 2001-11-26 Multigig Limited Electronic pulse generator and oscillator
KR20020064158A (ko) * 2001-01-31 2002-08-07 로무 가부시키가이샤 샘플링 클록 발생기 회로 및 이를 이용한 데이터 수신기
EP1378862B1 (en) * 2001-03-13 2010-10-20 Ecchandes Inc. Visual device, interlocking counter, and image sensor
US6922112B2 (en) * 2002-06-25 2005-07-26 Intel Corporation Clock signal generation and distribution via ring oscillators
US7069525B2 (en) * 2003-07-18 2006-06-27 International Business Machines Corporation Method and apparatus for determining characteristics of MOS devices
US7237217B2 (en) * 2003-11-24 2007-06-26 International Business Machines Corporation Resonant tree driven clock distribution grid
US7209065B2 (en) * 2004-07-27 2007-04-24 Multigig, Inc. Rotary flash ADC
US7161439B2 (en) * 2004-11-18 2007-01-09 Intel Corporation Oscillator delay stage with active inductor
US7332818B2 (en) * 2005-05-12 2008-02-19 Endicott Interconnect Technologies, Inc. Multi-chip electronic package with reduced line skew and circuitized substrate for use therein
US7265639B2 (en) * 2005-08-05 2007-09-04 International Business Machines Corporation Methods and apparatus for ring oscillator based MOSFET gate capacitance measurements
JP4299283B2 (ja) 2005-09-16 2009-07-22 富士通株式会社 クロック信号の生成及び分配装置
KR100808079B1 (ko) 2005-09-16 2008-03-03 후지쯔 가부시끼가이샤 클록 신호의 생성 및 분배 장치
US7944316B2 (en) 2005-12-02 2011-05-17 Panasonic Corporation Multi-phase oscillator
DE112006003542B4 (de) * 2005-12-27 2016-08-04 Analog Devices Inc. Analog-Digital-Umsetzersystem mit Drehtakt-Flash und Verfahren
JP4445475B2 (ja) * 2006-02-03 2010-04-07 株式会社東芝 発振器、ｐｌｌ発振器、無線装置
US7913199B2 (en) * 2006-07-14 2011-03-22 International Business Machines Corporation Structure for a duty cycle correction circuit
US7417480B2 (en) * 2006-07-14 2008-08-26 International Business Machines Corporation Duty cycle correction circuit whose operation is largely independent of operating voltage and process
US7388795B1 (en) * 2006-12-28 2008-06-17 Intel Corporation Modular memory controller clocking architecture
US8169267B2 (en) 2007-03-29 2012-05-01 Multigig, Inc. Wave reversing system and method for a rotary traveling wave oscillator
US8018269B2 (en) * 2007-11-13 2011-09-13 Qualcomm Incorporated Fast-switching low-noise charge pump
US20090128206A1 (en) * 2007-11-20 2009-05-21 Boerstler David W Apparatus and Method for Obtaining Desired Phase Locked Loop Duty Cycle without Pre-Scaler
US8108813B2 (en) * 2007-11-20 2012-01-31 International Business Machines Corporation Structure for a circuit obtaining desired phase locked loop duty cycle without pre-scaler
KR100933811B1 (ko) 2007-11-23 2009-12-24 주식회사 하이닉스반도체 다중 위상 펄스 발생기
US7756659B2 (en) * 2008-01-11 2010-07-13 Fairchild Semiconductor Corporation Delay stabilization for skew tolerance
US8381143B2 (en) * 2008-05-29 2013-02-19 International Business Machines Corporation Structure for a duty cycle correction circuit
JPWO2010004670A1 (ja) * 2008-07-07 2011-12-22 パナソニック株式会社 結合型リング発振器及びその初期化方法
JP5126679B2 (ja) * 2008-08-20 2013-01-23 学校法人神奈川大学 リング発振器
US20110050297A1 (en) * 2009-08-28 2011-03-03 Nel Frequency Controls, Inc. System employing synchronized crystal oscillator-based clock
JP5387187B2 (ja) 2009-07-10 2014-01-15 富士通株式会社 クロック信号分配装置
FR2952197B1 (fr) * 2009-10-29 2012-08-31 Commissariat Energie Atomique Dispositif de generation de signaux d'horloge a comparaison asymetrique d'erreurs de phase
WO2012001846A1 (ja) * 2010-06-28 2012-01-05 パナソニック株式会社 基準周波数生成回路、半導体集積回路、電子機器
US8547151B2 (en) * 2011-11-30 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Phase-locked loops that share a loop filter
JP5811863B2 (ja) 2012-01-26 2015-11-11 富士通株式会社 クロック分配器、及び、電子装置
JP5853870B2 (ja) 2012-06-08 2016-02-09 富士通株式会社 クロック分配器及び電子装置
US9673790B2 (en) 2013-11-08 2017-06-06 Taiwan Semiconductor Manufacturing Company Limited Circuits and methods of synchronizing differential ring-type oscillators
US9473152B2 (en) 2013-11-08 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Coupling structure for inductive device
US9191014B2 (en) 2013-11-08 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of synchronizing oscillators
US10153728B2 (en) 2013-11-08 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10270389B2 (en) 2013-11-08 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9209745B2 (en) * 2013-12-20 2015-12-08 Analog Devices, Inc. Apparatus and methods for multiphase oscillators
KR101687096B1 (ko) * 2015-02-17 2016-12-15 한국과학기술원 부성 미분 저항 소자 기반 n-푸쉬 발진기 회로
ITUB20154230A1 (it) * 2015-10-08 2017-04-08 St Microelectronics Srl Circuito oscillatore, apparecchiatura e procedimento corrispondenti"
CN105843325B (zh) * 2016-03-21 2019-02-22 南京天易合芯电子有限公司 一种适用于soc的实时时钟控制系统
US10277233B2 (en) 2016-10-07 2019-04-30 Analog Devices, Inc. Apparatus and methods for frequency tuning of rotary traveling wave oscillators
US10312922B2 (en) 2016-10-07 2019-06-04 Analog Devices, Inc. Apparatus and methods for rotary traveling wave oscillators
US10707839B1 (en) * 2017-03-28 2020-07-07 Alliacense Limited, Llc System of free running oscillators for digital system clocking immune to process, voltage, and temperature (PVT) variations
JP7077659B2 (ja) * 2018-02-27 2022-05-31 富士通株式会社 発振回路及び発振回路の制御方法
US11527992B2 (en) 2019-09-19 2022-12-13 Analog Devices International Unlimited Company Rotary traveling wave oscillators with distributed stubs
US11264949B2 (en) 2020-06-10 2022-03-01 Analog Devices International Unlimited Company Apparatus and methods for rotary traveling wave oscillators
WO2022059400A1 (ja) * 2020-09-16 2022-03-24 ソニーセミコンダクタソリューションズ株式会社 発振回路、測距装置及び測距方法
JP7527946B2 (ja) 2020-12-11 2024-08-05 株式会社東芝 発振回路、時間デジタル変換器、及び電子装置
US11539353B2 (en) 2021-02-02 2022-12-27 Analog Devices International Unlimited Company RTWO-based frequency multiplier

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0569658B1 (en) 1992-05-15 1998-08-12 STMicroelectronics S.r.l. Signals generator having not-overlapping phases and high frequency
US5347234A (en) 1993-03-26 1994-09-13 International Business Machines Corp. Digital voltage controlled oscillator
US5475344A (en) * 1994-02-22 1995-12-12 The Board Of Trustees Of The Leland Stanford Junior University Multiple interconnected ring oscillator circuit
JP2867889B2 (ja) * 1994-08-30 1999-03-10 日本電気株式会社 電圧制御発振器
US5933623A (en) * 1995-10-26 1999-08-03 Hitachi, Ltd. Synchronous data transfer system
US6104253A (en) * 1997-05-21 2000-08-15 North Carolina State University Integrated circuits having cooperative ring oscillator clock circuits therein to minimize clock skew
JP3619352B2 (ja) * 1997-08-28 2005-02-09 株式会社ルネサステクノロジ 半導体集積回路装置

Also Published As

Publication number Publication date
CN1212433A (zh) 1999-03-31
US20020003452A1 (en) 2002-01-10
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KR100576139B1 (ko) 2006-11-30
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