CN1171131C - 半导体集成电路装置 - Google Patents

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Abstract

振荡电路，提供低歪斜和低起伏的时钟信号和时钟分配电路或电路系统。因而可提供高速半导体集成电路装置。振荡器的振荡节点借助于闭合回路的导电布线共同连接。在连接点连接至导电布线，连接点之间的间距为基本相同的导电布线长度，以相同的相位和频率同步振荡。导电布线也可制备成网格状。振荡器为带有连接成环形的倒相器，至少一个倒相器的输出连接至导电布线。振荡器也可是延迟线。

Description

半导体集成电路装置
技术领域
本发明涉及振荡电路以及包含使用该振荡电路、具有低起伏和低歪斜的时钟分配系统的半导体集成电路装置。
背景技术
利用常规PLL(锁相环)的时钟产生方法公开于例如IEEEJOURNAL OF SOLID-STATE CIRCUITS，1992年11月27卷11期(以下引证作为“现有技术例A”)。
图2说明使用常规PLL的时钟产生单元的结构。参考时钟信号fext从电路外部输入至PLL。PLL包括：“PFD”，相位/频率比较器；“CP”，电荷泵；“LPF”，低通滤波器；“VOC0”，电压控制振荡器；“DIVN”，1/N分频器；“DIV2”，1/2分频器；以及“N0”，时钟分配网络。忽略对这些电路元件的详细描述。
参考时钟信号fext和内部时钟信号fint的相位或频率之间的差别由相位/频率比较器PFD进行比较，由此输出误差信号UP或DN。利用电荷泵CP将误差信号转换为模拟信号，借助于低通滤波器LPF消除信号的高频分量。将所得信号输入至电压控制振荡器VCO0作为振荡频率控制信号VC。电压控制振荡器VCO0的振荡输出由分频器DIV2分割成其频率为前述振荡输出频率的二分之一而其占空比为50％的振荡输出fint0，此fint0输入至时钟分配网络N0。
来自时钟分配系统的返回信号fint其频率由1/N分频器DIVN分割。将所得信号输入至相位/频率比较器PFD。参考时钟fext和内部时钟fint的相位借助于这样的锁相环PLL0而被锁定，而信号fint的频率变为信号fext的频率的N倍。
内部时钟fint的频率逐年增加，时钟分配网络N0的面积随着芯片面积的增加而扩大。当时钟要大范围快速稳定地馈入时，时钟分配系统中会产生问题。下面结合现有技术例A描述这些产生的问题：
(1)时钟分配网络的延迟时间，即信号fint0和fint中的延迟与1/fint比较变得相当长。时钟分配网络的歪斜影响了在其中组合有时钟分配网络和锁相环PLL0的整个时钟分配系统的性能。而且，有将芯片内的时钟馈入区域分成很大数量的方法，其中为各时钟馈入子区域提供独立的PLL。然而，在此方法的情况下，会带来以下的问题。
(2)通常，PLL容易受噪声诸如电源噪声和衬底噪声的影响，这一噪声增加了信号fint0的振荡频率和相位的“起伏”。在芯片内提供大量PLL导致了考虑降低各PLL的噪声的必要性。
(3)大量PLL的总面积影响整个芯片的面积。考虑到问题(2)，各PLL的面积甚至要增加更多。
(4)独立的时钟馈入子区域之间的时钟歪斜变为如TskewG+2*TskewL+2*Tjitter那样非常大，TskewL表示在各时钟馈入子区域中的歪斜，Tjitter表示PLL的起伏，TskewG表示发生至各PLL的参考时钟的歪斜。
(5)由于提供如此大量的PLL，增加了耗散功率。
发明内容
本发明的目的是借助于提供振荡电路和包括采用该振荡电路的时钟分配系统的半导体集成电路装置来解决上述问题。
实现本发明的一种半导体集成电路装置，包括：多个电路块；多个环形振荡电路，每一个环形振荡电路都具有振荡节点并产生振荡信号；以及具有多个输出节点的导电布线，其中，所述振荡节点在多个连接点处连接至所述导电布线，所述连接点彼此之间的间距为所述连接点之间所述导电布线的长度；以及其中，所述环形振荡电路通过各所述输出节点将所述振荡信号作为时钟信号提供给各所述电路块。
根据本发明，各环形振荡电路在基本相同的频率和/或基本相同的相位同步振荡。
根据本发明，其中的导电布线制备成封闭回路形状。
在本发明的最佳实施例中，导电布线制备成网格状，而环形振荡电路的振荡节点连接在网格的交叉点上，其中导电布线的间距长度基本上相等。间距长度最好至少为50μm。
实现本发明的另一种半导体集成电路装置，包括：多个电路块；多个环形振荡电路，每一个环形振荡电路都具有连接成环形的倒相器并产生振荡信号；以及具有多个节点的导电布线，其中，各所述环形振荡电路中至少一个倒相器的输出在多个连接点处连接至所述导电布线，所述连接点彼此之间的间距为所述连接点之间所述导电布线的长度；以及其中，所述环形振荡电路通过各所述节点将所述振荡信号作为时钟信号提供给各所述电路块。
实现本发明的又一种半导体集成电路装置，包括：多个电路块；多个延迟线，每一个延迟线都具有多级连接的倒相器和被输入的时钟信号；以及具有多个节点的导电布线，其中，各所述延迟线中至少一个倒相器的输出在多个连接点处连接至所述导电布线，所述连接点彼此之间的间距为所述连接点之间所述导电布线的长度；以及其中，由所述延迟线延迟后的所述时钟信号通过各所述节点提供给各所述电路块。
实现本发明的再一种半导体集成电路装置，它包括：带有时钟分配电路的多个电路块；多个环形振荡电路，各带有一个振荡节点并从所述振荡节点输出时钟信号至所述时钟分配电路；以及在多个连接点处共同连接所述各环形振荡电路的所述振荡节点的导电布线，所述连接点彼此之间的间距为所述连接点之间所述导电布线的长度。
按照本发明提供的半导体集成电路装置具有多个带有基本上相同的自然振荡频率的环形振荡电路和共同连接各环形振荡电路输出的导电布线。结果，环形振荡电路在基本上相同的频率振荡而与各环形振荡电路的电源波动无关。由于环形振荡电路同步提供与电源波动无关的基本上相同的频率，该环形振荡电路适合于向将时钟信号分配到半导体集成电路装置上的电路块的多个时钟分配电路提供时钟信号。结果，提供了按照本发明最佳实施例分配的时钟信号，它不会由于噪声而易于变化，故而具有低的起伏和歪斜。
附图说明
图1图示本发明的基本实施例。
图2图示使用常规PLL的时钟发生单元。
图3图示说明按照本发明的振荡电路的电路模拟波形。
图4图示环形振荡器连接于本发明的振荡电路中的独立电源的
实施例。
图5为本发明振荡电路的实施例的图解，其中在环形振荡器中使用了差分倒相器。
图6图示不同于图1的实施例所示连接的本发明实施例。
图7图示不同于图1的实施例所示连接的本发明实施例。
图8为本发明的振荡电路实施例的图解，其中环形振荡电路连接成阵列形状的网格。
图9为一个实施例的图解，其中利用本发明的环形振荡电路将时钟馈入到多个逻辑电路。
图10为一个实施例的图解，按此实施例，在图9的发明中可以调节用于各逻辑电路的时钟的相位。
图11为一个实施例的图解，其中振荡电路用作锁相环PLL电路中的电压控制振荡器(可变频率振荡器)。
图12A图示电压控制振荡器的基本实施例。
图12B图示电压控制振荡器的另一基本实施例。
图13为按照本发明的时钟分配网络的基本实施例的图解。
图14为本发明的微处理器的图解。
图15为一个实施例的图解，其中本发明应用于延迟线。
图16为一个实施例的图解，其中利用如图15中延迟线那样的电压控制延迟线(可变延迟线)来构成延迟锁定回路(DLL)。
图17A为示于图8的发明实施例在网格连接点之间接入开关的图解。
图17B为用于图17A的实施例中开关的图解。
图18为与图8相同的实施例同时用PLL替代示于图8的环形振荡器的图解。
图19为用于图18的PLL实施例的图解。
具体实施方式
图1图示本发明振荡电路的基本实施例，它们包括各自由倒相器110-11m，120-12m及1n0-1nm构成的环形振荡器OSC1-OSCn。各环形振荡器的振荡节点对应连接到节点101-10n，而相邻的节点101-10n同时由布线连接，最好连接成封闭回路状。布线长度的间距或相邻节点之间的距离(例如节点101与102之间的距离)最好等于距离1。倒相器110-11m，120-12m及1n0-1nm可以是CMOS倒相器，然而不限于此。为简单起见，在以下对图1的描述中使用CMOS型倒相器来描述。
由于各环形振荡器OSC1-OSCn的振荡节点互相连接，环形振荡器OSC1-OSCn在基本上相等的相位/频率振荡。
图3(A)说明环形振荡器的数目为4的情况下电路的模拟波形。横座标代表时间，纵座标代表各节点的电压。图中，V(x)即V(101)，V(102)等表示节点x的电位。用于模拟的晶体管为具有栅长Lg为0.25μm的CMOS晶体管。倒相器110-11m，120-12m及1n0-1nm均为同类型的倒相器(其中各PMOS晶体管的栅宽WP为10μm，而各NMOS晶体管的栅宽Wn为5μm)。电源电压为1.8V，而节点间的距离l为3mm。假定在起始态，各节点101-104有不同的电位作为它们的初始值(在0ns的时间点)。可以看到，虽然在0ns时间点有不同的相位，在0ns时间点以后短时间建立的稳态中，环形振荡器OSC1-OSC4在相等的相位/频率起振。
在此方法中，作为本发明结构的结果，相隔距离为l的环形振荡器可在相等的相位/频率发生起振。距离l的范围从1μm至10mm。具有振荡频率与各自距离无关的优点。
虽然，在前面所述图1中各相邻节点之间的距离均设定等于距离l，它们并不需要始终为相等距离。在此情况下，稳态中的各环形振荡器的振荡具有基本相同的频率，但没有相等的相位。各环形振荡器当保持相位δ1-δn时同步振荡(若各相邻节点之间的距离均等于距离l，则保持δ1＝δ2＝…＝δn)。
虽然在图3中示出的组成各环形振荡器的倒相器110-11m，120-12m，及1n0-1nm都为相同类型，它们并不始终需要相同类型。若它们不相同，各环形振荡器用基本上相等的频率振荡，但如前面所述在稳态中相位不相等。当具有相位δ1-δn时各环形振荡器同步振荡。反之，借助于调节各环形振荡器的倒相器的种类(负荷驱动能力等)可改变相位δ1-δn。借助于通过利用这样的特性来调节各环形振荡器的倒相器的种类，即使各相邻节点之间的所有距离不设定为等距l，可以使各环形荡器的相位δ1-δn成为基本上相等的相位。
通常，由于倒相器11m-1nm需要驱动节点101-10n而布线将倒相器连接，各倒相器需要相对高的负荷驱动能力(为此在CMOS晶体管的情况下扩展栅宽)。因此，为了降低功率耗散，按照例如倒相器110，111，…及11m的次序来提高负荷驱动能力是有效的。
另外，在环形振荡器中倒相器的级数不需要相同。如果环形振荡器的自然振荡频率在一定程度上相等，本发明的结构可使各环形振荡器在相同的频率并以稳态下保持的相位δ1-δn同步振荡。
其次说明诸如电源电压起伏或衬底电压起伏的噪声作用于本发明振荡器的情况的特征。
图3(B)说明了在只是环形振荡器OSC1的电源电压不同于其它环形振荡器的电源电压的情况下的电路模拟波形。环形振荡器OSC1的电源电压为2.0V，而其它条件与图3(A)的模拟相同。可以看到，在0ns时间点以后短时间建立的稳态中，环形振荡器OSC1-OSC4在相等的相位/频率起振。
本发明振荡电路由大量的环形振荡器组成，其特征为即使当几个环形振荡器的电源电压波动时，整个振荡电路的相位/频率几乎不改变(在具有稳态中相位δ1-δn的环形振荡器既不包含电源电压波动也不包含衬底电压波动的情况下，振荡器起到抵抗电源电压波动和衬底电压波动以保持相位的作用。
利用电源电压的波动作用于环形振荡器而不影响其它环形振荡器的电源电压的安排使这种效果变得更大。通常，集成电路中电源电压的波动发生于局部位置。因此，在一个电源被多个环形振荡器共享的情况下，较长的距离l更好。为更加实用，最好各环形振荡器不要共享电源。作为例子，各环形振荡器可使用独立的电源电压发生器或电源稳压器。
虽然上面讲到了本发明关于电源电压波动的效果，这对于衬底电压的波动是同样正确的。
图4说明本发明的实施例，按照本发明该实施例考虑利用以上讨论的抗噪声干扰。与图1实施例比较，图4实施例的不同点在于各环形振荡器OSC1-OSCn构成环形振荡器对(OSC1a-OSC1b)-(OSCna，OSCnb)。环形振荡器对连接到不同的电源电压VDD1a-VDDna和VSS1a-VSSna以及VDD1b-VDDnb和VSS1b-VSSnb。
由于噪声的所在位置，诸如电源电压波动的噪声同时混入电源电压VDD1a-VDDna和VSS1a-VSSna以及电源电压VDD1b-VDDnb和VSS1b-VSSnb的几率很低。因此有可能抑制归因于电源电压波动、衬底电压波动等的在节点401-40n的振荡频率和相位的波动。
上述本发明的效果类似于在电源电压之间接入所谓旁路电容器(去耦电容器)以抑止电源电压波动所产生的效果。旁路电容器的功能是在不存在噪声的状态下具有预定电位(电位表达为电源电压)的信号中存在噪声时保持预定电位。换言之，本发明的振荡器的功能是在不存在噪声的稳态下具有预定频率/相位的信号中存在噪声时保持预定的振荡频率/相位。
虽然在图1-图4的实施例中使用单端输入/输出型的倒相器，各差分倒相器具有差分输入/输出，如在图5中说明的那样恰当地使用了OSC1d-OSCnd(差分倒相器的详细电路举例描绘于现有技术例A的图11并略去说明)。在此情况下，差分倒相器具有正逻辑输出和负逻辑输出的振荡输出，因此，与图1中101-10n相当的节点变为形成双轨的节点(501a-501b)-(50na-50nb)。
此外，虽然在图1-图5的实施例中，环形振荡器借助于利用一种特定的振荡而互相连接，可以如图6中说明的那样利用各振荡器的多个振荡节点(具有不同的相位)而恰当地互相连接。图6中各环形振荡器的二个节点示为601a-60na和601b-60nb用作互连。因为环形振荡器间的耦合度较图1连接方式的情况更增大，增强了抗噪声干扰。
图7和图8说明振荡器的连接与前面的实施例不同的本发明实施例。与图1实施例比较，图7实施例的特征是不存在布线部分而直接连接环形振荡器OSC1和OSCn。此时，即使在节点101-10n的各相邻节点之间的距离都等于距离l和所有环形振荡器OSC1-OSCn具有相同特性的情况下，虽然环形振荡器OSC1-OSCn确实以相等的频率振荡，但它们不以相等的相位振荡。当保持相位δ1-δn时，环形振荡器OSC1-OSCn同步振荡。可以使相位δ1-δn相等，这不仅借助于调节各相邻节点之间的距离，而且借助于调节环形振荡器OSC1-OSCn的种类(负荷驱动能力等)。作为例子，在振荡电路相对端的环形振荡器OSC1和OSCn各自的负荷驱动能力可设定为其它环形振荡器能力的二分之一。
图8说明利用nxq网格形导电布线共同连接环形振荡器的实施例。网格连接在本发明的实际应用中是有用的，然而可考虑不同的连接方式作为本发明的一部分，只要连接形状产生环形振荡器同步振荡的结果，可以使用任何连接方式。按照发明，多个具有基本上相同的自然振荡频率的振荡器通过环形振荡器的节点连接以使振荡器以基本上相等的频率振荡。结果，借助于图8的布置，达到了与图1-图4中说明的各实施例效果相同的效果。在随后的描述中，为简单起见，将利用图1实施例讨论使用本发明振荡器或振荡电路的实施例。
图9说明借助于利用本发明的振荡器将时钟馈入至多个逻辑电路的发明实施例。LOG1-LOGn表示逻辑电路，而711-71n表示缓冲器。与图1实施例比较，缓冲器711-71n连接至与图1中101-10n节点对应的节点701-70n，这些缓冲器的输出721-72n各自馈入至逻辑电路LOG1-LOGn。如前所述，环形振荡器在节点701-70n振荡于基本相同的频率和基本相同的相位(虽然如前述环形振荡器以相位δ1-δn振荡，为了简单，假定连接成提供相等相位的振荡)。因而，可将无歪斜的时钟信号馈入至逻辑电路LOG1-LOGn。另外，由于如前所述的抗噪音干扰，可馈入几乎无起伏的时钟信号。当然，可适当省略缓冲器711-71n。当缓冲器711-71n存在时，可抑止噪声由逻辑电路LOG1-LOGn至振荡器的传播。
如由图3(B)所看到，继节点电位的改变经过若干时间周期以后，在节点701-70n由于噪声出现的歪斜较小。由此，连接于节点701-70n的缓冲器711-71n最好为施密特输入。因此减小了缓冲器711-71n输出的歪斜。
在图9的实施例中，输入至各逻辑电路LOG1-LOGn的时钟信号721-72n的相位可借助于调节相应缓冲器711-71n的延迟时间在延迟它们的方向上进行个别调节。
图10说明了一个实施例，其中待要馈入至各逻辑电路的时钟721-72n的相位可在超前它们的方向上进一步调节。与互连环形振荡器的振荡节点801-80n不同的振荡器节点(831a，831b，831c，…)-(83na，83nb，83nc，…)被选择，而选取的振荡器节点连接至缓冲器711-71n。作为例子，对于一个倒相器级，振荡节点831a在较振荡节点801相位提前的相位振荡(假定环形振荡器由相同种类的P级倒相器组成，则相位提前360/P度)。由此，当时钟借助于利用缓冲器711由振荡节点831a馈入至逻辑电路LOG1时，其相位提前于通过缓冲器从振荡节点801产生的逻辑电路的时钟的相位。
图11说明将本发明振荡电路应用于PLL的电压控制振荡器(VCO)的实施例。VCO1-VCOn表示电压控制振荡器，fint1-fintn表示它们的输出信号。901-90n表示缓冲器，而N1-Nn表示时钟分配网络。与图7实施例相比较，电压控制振荡器VCO1-VCOn对应于环形振荡器OSC1-OSCn，振荡频率控制信号VC因此由PLL结构控制，从而构成锁相环PLL1。加之，作为缓冲器901-90n的输出的全局时钟911-91n连接至时钟分配网络N1-Nn。
虽然为了简单，电压控制振荡器VCO1-VCOn的连接与图1所示的连接相同，但可使用示于图4-图8的任何连接方式。与图2中的现有技术例子比较，图11的实施例未示出任何对应于1/2分频器DIV2的电路元件，但如果需要，这样的元件可连接于缓冲器901-90n的前级或后级。
图12(A)和12(B)说明各振荡器VCO1-VCOn的电路实例。图12(A)表示由各具有单端输入/输出的倒相器1000-100m构成的振荡器。各倒相器的延迟时间根据振荡频率控制信号VC的值而改变，从而振荡输出fint1的振荡频率根据振荡频率控制信号VC的值变化(在现有技术例子A的图4中描述了倒相器的详细电路例子，故在说明中略去其详情)。
在另一方面，图12(B)表示由各具有差分输入/输出的倒相器1010-101m构成的振荡器。与图12(A)的方式相同，各差分倒相器延迟时间根据振荡频率控制信号VC的值而改变，从而振荡输出fint1和/fint1的振荡频率根据振荡频率控制信号VC的值变化(在现有技术例子A的图11中描述了差分倒相器的详细电路例子，故在说明中略去其详情)。
图13为示于图11的时钟分配网络N1的详细图解。1100-110k表示时钟分配线，1110-111k表示局部缓冲器。设置在芯片上的各时钟分配线1100-110k的长度布置成从全局时钟911至各局部缓冲器1110-111k的长度相等。由此，局部缓冲器1110-111k的特性基本上相等(以下表达为“匹配”)。此外，无噪声的情况下，局部时钟输出out1-outk的歪斜为零。
因为电压控制振荡器VCO1-VCOn馈入相等的振荡频率控制信号VC，因此振荡输出fint1-fintn如前述以基本上相同的频率/相同的信号振荡(虽然电压控制振荡器VCO1-VCOn如结合示于直至图8的诸图中实施例所述能以相位δ1-δn振荡，为了简单，假定各电压控制振荡器连接成提供基本上相同相位的振荡)。而且，由于可获得图10之前的图中所述实施例可达到的抗噪声性能，基本上不会增加因电源电压波动或衬底电压波动所造成的输出的歪斜/抖动。
图14说明图11的PLL应用于需要高性能的甚至来自半导体集成电路装置中间的PLL的微处理器的实施例。标号1200表示微处理器，标号1201-1203表示逻辑电路块，部件1211-1213对应于图11中的时钟分配网络。不特别限定逻辑电路块的功能。因此逻辑电路块可以是其中建有计算单元等的数据通道，或者是诸如超高速缓冲存储器的存储器或控制器。
全局时钟1231-1233从锁相环PLL1输出。全局时钟1231-1233在各逻辑电路块内部借助于时钟分配网络1211-1213被分配成局部时钟1241。最后，局部时钟1241馈入至诸如寄存器1220等电路的时钟输入单元。
如在图11的实施例中，局部时钟1241的歪斜/起伏基本上不因电源电压波动或衬底电压波动而增加。另外，锁相环PLL1内部的电压控制振荡器VCO1-VCOn分散设置在芯片中并排列在分配给它们的逻辑电路块附近，由此可短路从电压控制振荡器VCO1-VCOn的时钟输出至诸如利用相应的时钟输出的锁存器等电路的通道(在图14中此通道包括例如全局时钟1231，时钟分配网络1211和局部时钟1241)。当通道被短路时，包含在其中的延迟时间可被缩短。因此有可能减轻发生于通道中的歪斜或起伏对整个时钟分配系统性能的影响。
在一种以下称为“多重PLL方案”的安排中，芯片内部的时钟馈入区域分割成大的数量，为所得时钟馈入子区域分别安置独立的PLL，在独立的时钟馈入子区域之间的时钟歪斜成为TskewG+2*TskewL+2*Tjitter，TskewL表示每个时钟馈入子区域内部的歪斜，Tjitter表示PLL的起伏，而TskewG表示发生到每个PLL的参考时钟的歪斜。依照本发明的安排，时钟歪斜变为2*TskewLN+TjitterN，此处TiitterN表示从锁相环PLL1输出的全局时钟的起伏，而TskewLN表示时钟分配网络1211-1213的相应之一的歪斜。借助于本发明，即使假设TskewL＝TskewLN时也能减小时钟歪斜。在现实情况下，如前述对于本发明的PLL保持了TjitterN＜Tjitter，因此本发明的安排可大幅度降低时钟歪斜。
而且，借助于本发明的方案，可以将芯片面积作得更小，其中较多重PLL方案中更大数量的VCO分散安置在芯片中并使之同步。
虽然在前面提到的实施例中的每一个利用PLL方案使外部时钟和内部时钟同步，但延迟闭锁回路(DLL)方案也可很好地使用。作为例子，本发明以这样的方法容易地应用于DLL，即借助于用延迟线替代图1中的环形振荡器构成DLL。
图15说明了这样的实施例。图16说明了一个实施例，其中借助于在图15中安放作为可变延迟线的延迟线构成DLL。与图11的实施例比较，图16的实施例的不同点在于参考时钟fext输入至可变延迟线VDL1-VDLn。另外方面，显然图15的实施例可应用于在图2-图14中说明的本发明的各个实施例。
每一个前面的实施例对应于本发明应用于单一芯片内部的情况，但显然可扩大至每个半导体集成电路装置包括多个芯片的实施例。作为例子，本发明容易应用于如图14中的情况，用各自独立的芯片构成逻辑电路块和分配到那里的电压控制振荡器VCO，或者如图1中的情况，用各自独立的芯片构成环形振荡器。
前面的实施例没有包括降低功率耗散的方法，诸如所谓的栅控时钟，然而，本发明容易应用于例如将图10中的缓冲器711-71n改变并构成门电路。虽然有各种不同的方法，本发明不特别限止那样的方法，借助于示于图17(A)中的安排提供了一种用于降低功耗的方法。
在图17(A)中，示出使用开关的安排，其中为了有选择地降低功耗只是用于本发明的许多振荡器的一部分需要在任一时间工作。图17(B)示出示于图17(A)的开关之一的最佳实施例。
如图17(A)所示，在实施例中开关连接于互连环形振荡器的布线，此处环形振荡器按图8的实施例连接成n×q的网格。开关可以是例如示于图17(B)的CMOS开关，虽然不限于此。
当所有的环形振荡器待要工作时，开通所有开关。同时，当例如只希望环形振荡器OSC11，OSC12，OSC21，OSC22工作而其它振荡器不工作，关断开关SW1213，SW2223，SW2232，SW2131。借助于关断开关SW1213，SW2223，SW2232，SW2131，不工作的环形振荡器不影响环形振荡器OSC11，OSC12，OSC21，OSC22。为了借助于只向一部分电路提供时钟信号以降低功耗，可采用本发明的结构和控制方法。
在前面的例子中，虽然预先假定环形振荡器的频率由振荡频率控制信号控制，但环形振荡器也可以是其频率由从外部输入的时钟决定的振荡器。可借助于例如采取PLL结构来实现。图18示出其中替换用于图8实施例的振荡器SOC11-OSCqn的结构，提供了从外部接收时钟(未示出)的锁相环电路PLL11-PLLqn。
示于图18的PLL电路带有分别连接于独立的各为网格形的第一和第二导电布线。对于连接于第一导电布线的PLL电路的各输出，其相位和频率是同步的。另一方面，参考时钟信号输入至连接于第二导电布线的各PLL电路。图18的第二导电布线用于以相同的频率和相位将作为输入的参考时钟信号分配至各PLL，故布线的形状不限于图中所示的网格形，但只要能执行该功能可采取其它形状。如果通过第一导电布线输入至各PLL电路的参考时钟信号的频率有微小的变化，来自各PLL电路的输出时钟信号中基本上无变化，这是因为借助于其中PLL电路的各振荡器由第二布线共同连接的本发明获得的效果。
与例如图8和图11的前述实施例(其中用于振荡器的频率控制信号遍布整个芯片)相比较，本实施例利用参考时钟信号作为到达PLL电路的输出，因而无需分配频率控制信号。由此，本实施例可按照熟知的分配时钟信号的技术来分配输入参考时钟信号。另外，按照该实施例，即使当输入至各PLL电路的参考时钟信号的相位改变时，稳定的输出时钟信号分配于各PLL之间而不变化。由此，按照此实施例分配提供的时钟信号不会由于噪声而容易引起变化。
图19说明用于图18的各PLL，PLL11-PLLqn的例子。用于图19的符号与用于图2的符号相同，因此略去对它们的进一步描述。
虽然某些前面的实施例使用其中多个倒相器以多级方式连接成环状的环形振荡器电路，但本发明不限于那样的结构。本发明可使用环形振荡电路的替代物。只要满足于利用振荡电路的振荡输出作为输入/输出线能调节振荡电路的振荡频率和相位，并且多个如所描述的那样连接的该振荡电路能同步振荡，这样就够了。
此外，前述各实施例中没有特别描述用于本发明的半导体工艺，晶体管结构等。可使用CMOS加工工艺，也可使用由SOI晶片制备的SOI晶体管。对电源电压的类型和等级不施加特定的限制。
如本发明所指出的那样，有可能给微处理器之类的逻辑电路和存储器电路提供具有低歪斜和低起伏的时钟信号和时钟分配电路或电路系统。而且，由于按照本发明能产生和分配稳定的时钟信号，可提供高速半导体集成电路装置。
虽然已特别详细地描述了最佳实施例，按照本发明更广阔的方向可期待进一步实施例，改进和变化，都限定于下列权利要求的构思和范围。

Claims (33)

1.一种半导体集成电路装置，包括：
多个电路块；
多个环形振荡电路，每一个环形振荡电路都具有振荡节点并产生振荡信号；以及
具有多个输出节点的导电布线，
其中，所述振荡节点在多个连接点处连接至所述导电布线，所述连接点彼此之间的间距为所述连接点之间所述导电布线的长度；
以及
其中，所述环形振荡电路通过各所述输出节点将所述振荡信号作为时钟信号提供给各所述电路块。
2.权利要求1的半导体集成电路装置，其中所述环形振荡电路在各所述振荡节点以基本上相同的频率同步振荡。
3.权利要求2的半导体集成电路装置，其中所述环形振荡电路在各所述振荡节点以基本上相同的相位同步振荡。
4.权利要求1的半导体集成电路装置，其中所述导电布线制备成封闭回路形状。
5.权利要求1的半导体集成电路装置，其中所述导电布线制备成网格状，而所述环形振荡电路的所述振荡节点连接在所述网格的交叉点上。
6.权利要求1的半导体集成电路装置，其中所述间距长度基本相等。
7.权利要求1的半导体集成电路装置，其中所述振荡节点在连接点连接至所述导电布线，所述连接点之间的间距为所述导电布线长度，其中所述间距至少为50μm。
8.一种半导体集成电路装置，包括：
多个电路块；
多个环形振荡电路，每一个环形振荡电路都具有连接成环形的倒相器并产生振荡信号；以及
具有多个节点的导电布线，
其中，各所述环形振荡电路中至少一个倒相器的输出在多个连接点处连接至所述导电布线，所述连接点彼此之间的间距为所述连接点之间所述导电布线的长度；以及
其中，所述环形振荡电路通过各所述节点将所述振荡信号作为时钟信号提供给各所述电路块。
9.权利要求8的半导体集成电路装置，其中所述环形振荡电路以各所述环形振荡电路的所述输出有基本相同的频率而同步振荡。
10.权利要求9的半导体集成电路装置，其中所述环形振荡电路以各所述环形振荡电路的所述输出有基本相同的相位而同步振荡。
11.权利要求8的半导体集成电路装置，其中所述导电布线制备成闭合回路形状。
12.权利要求8的半导体集成电路装置，其中所述导电布线制备成网格状，而所述环形振荡电路的至少一个倒相器的所述输出连接在所述网格的交叉点上。
13.权利要求8的半导体集成电路装置，其中所述间距长度基本上相等。
14.权利要求8的半导体集成电路装置，其中所述环形振荡电路的至少一个倒相器的所述输出在连接点连接至所述导电布线，所述连接点之间的间距为所述导电布线长度，其中所述间距长度为50μm或更大。
15.一种半导体集成电路装置，包括：
多个电路块；
多个延迟线，每一个延迟线都具有多级连接的倒相器和被输入的时钟信号；以及
具有多个节点的导电布线，
其中，各所述延迟线中至少一个倒相器的输出在多个连接点处连接至所述导电布线，所述连接点彼此之间的间距为所述连接点之间所述导电布线的长度；以及
其中，由所述延迟线延迟后的所述时钟信号通过各所述节点提供给各所述电路块。
16.权利要求15的半导体集成电路装置，其中所述延迟线以各所述倒相器的输出有基本相同的频率而同步振荡。
17.权利要求16的半导体集成电路装置，其中所述延迟线以所述倒相器的输出有基本相同的相位而同步振荡。
18.权利要求15的半导体集成电路装置，其中所述导电布线制备成闭合回路形状。
19.权利要求15的半导体集成电路装置，其中所述导电布线制备成网格状，而所述延迟线的所述至少一个倒相器的所述输出连接至所述网格的交叉点。
20.权利要求15的半导体集成电路装置，其中所述间距长度基本相等。
21.权利要求15的半导体集成电路装置，其中所述间距长度为50μm或更大。
22.一种半导体集成电路装置，它包括：
带有时钟分配电路的多个电路块；
多个环形振荡电路，各带有一个振荡节点并从所述振荡节点输出时钟信号至所述时钟分配电路；以及
在多个连接点处共同连接所述各环形振荡电路的所述振荡节点的导电布线，所述连接点彼此之间的间距为所述连接点之间所述导电布线的长度。
23.权利要求22的半导体集成电路装置，其中所述环形振荡电路以基本相同的频率在各所述振荡节点同步振荡。
24.权利要求22的半导体集成电路装置，其中所述环形振荡电路以基本相同的相位在各所述振荡节点同步振荡。
25.权利要求22的半导体集成电路装置，其中所述导电布线制备成闭合回路形状。
26.权利要求22的半导体集成电路装置，其中所述导电布线制备成网格状，而所述环形振荡电路的振荡节点连接在所述网格的交叉点。
27.权利要求22的半导体集成电路装置，其中所述间距长度基本相同。
28.权利要求22的半导体集成电路装置，其中所述电路块由逻辑电路或存储器电路组成。
29.半导体集成电路装置，它包括：
多个环形振荡电路；
在多个连接点处共同连接所述环形振荡电路的各输出的布线，所述连接点彼此之间的间距为所述连接点之间所述导电布线的长度；
连接至所述环形振荡电路的多个时钟分配电路；以及
将至少一个所述时钟分配电路的时钟信号与参考时钟信号进行比较的相位频率比较器，
其中所述环形振荡电路响应于从所述相位频率比较器输出的信号而改变振荡频率。
30.权利要求29的半导体集成电路装置，其中所述环形振荡电路以各所述振荡电路的所述输出有基本相同的频率而同步振荡。
31.权利要求30的半导体集成电路装置，其中所述环形振荡电路以各所述振荡电路的所述输出有基本相同的相位的方式同步振荡。
32.权利要求29的半导体集成电路装置，其中所述导电布线制备成闭合回路形状。
33.权利要求29的半导体集成电路装置，其中所述间距长度基本相等。
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