CN1774863A - 等相位多相时钟信号发生电路及使用该电路的串行数字数据接收电路 - Google Patents

等相位多相时钟信号发生电路及使用该电路的串行数字数据接收电路 Download PDF

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Abstract

本发明提供一种等相位多相时钟信号发生电路。目的是最大限度抑制元件数的增加，抑制半导体基板状电路面积的增大和消耗电能的增加，并且独立于输入时钟信号的占空比，使输出的等相位多相时钟信号的占空比为恒定。在本发明的等相位多相时钟信号发生电路中，把输入时钟信号转换成已2分频的互补时钟信号，然后输入到互补型的电压控制延迟元件列。因为输入时钟信号被2分频，所以分频后的互补时钟信号成为不依赖于输入时钟的占空比的占空比保持恒定的时钟信号。通过把该已分频的互补时钟信号输入到电压控制延迟元件列，并对来自电压控制延迟元件列的互补输出信号与已分频的互补时钟信号进行相位比较，可以输出与上述输入时钟同步的等相位多相时钟信号。

Description

等相位多相时钟信号发生电路及便用该电路的 串行数字数据接收电路
技术领域
本发明涉及串行数字数据的接收电路，特别涉及使用了在串行数字数据的接收电路中所使用的DLL(延迟锁定环)电路的等相位多相时钟信号发生电路。
背景技术
在近年的高速串行数字数据的接收电路中，在进行数字数据的解调时，一般采用：使用与串行化的码元比特数的N倍的传送时钟信号的周期同步的等相位多相时钟信号的码元样本信号对串行数字数据进行采样的方式。
在使用了这样的利用与传送时钟信号的周期同步的等相位多相时钟信号对串行数字数据进行采样的方式的接收电路中，为了生成等相位多相时钟，一般使用组合了相位频率比较器和电压控制振荡器的锁相环(PLL)电路或组合了相位比较器和电压控制延迟元件的延迟锁定环(DLL)电路。例如，在下面所示的专利文献1的图24中，示出了以往一般使用的DLL电路。
专利文献1：特开平9-7396号公报
然而，在现实的高速串行数字传送中，由于发送电路的电源变动或对传送线路的干扰的影响等，在传送时钟和串行传送数据中发生被称为“抖动”的短周期的频率变动。在高速串行数字传送信号的接收电路中，必须使被用于接收数据的采样的等相位多相时钟信号追随该抖动的频率变动。
一般来说使用延迟锁定环电路的接收电路对因该抖动而产生的传送时钟的频率变动的追随性好，所以认为把高速串行数字传送信号的接收电路的等相位时钟作为发生电路是优选的电路方式。
另一方面，在使用这样的延迟锁定环电路的高速串行数字传送信号的接收电路中，采用使用输入时钟信号自身和来自被输入输入时钟信号的电压控制延迟元件的输出信号，生成和输入时钟信号的周期同步的等相位多相时钟的电路结构。当采用这样的电路结构时，输入时钟信号的占空比的变化就直接在电压控制延迟元件内传播。因此，很难使作为输出的等相位多相时钟信号的占空比独立于输入时钟信号的占空比而保持恒定。
这里，图7中示出了在串行传送数据的接收中所使用的、使用了串行数字传送信号的接收电路内的DLL电路的等相位多相时钟信号发生电路的以往例的结构。
在图7所示的使用了DLL电路的等相位多相时钟信号发生电路中，有被输入的互补时钟信号1101p/1101n和来自前置放大电路1102的互补输出信号1102p/1102n。该互补输出信号1102p/1102n被输入到互补电压控制延迟元件列1110，在相位比较装置(Phase Detector)1120中对该输出信号1105和缓存了互补输出信号中的1102P信号的信号1103进行了比较后，把在环路滤波器(Loop Filter)1130中进行了整形的输出信号1104作为上述互补电压控制延迟元件列1110的控制电压信号进行反馈。通过采用这种结构，能够生成并输出与输入时钟的周期同步的等相位多相时钟信号1111～1116。图7所示的以往例，是输出相对于输入时钟信号的周期逐个移相360/6度(＝60度)的等相位的6个多相时钟信号。
图8是表示在图7所示的以往例的使用了DLL电路的等相位多相时钟信号发生电路中，使与互补时钟信号1101p/1101n的周期同步时的内部信号的时序图。
在图8中，示出了取得上述1103信号和上述互补电压控制延迟元件列的输出信号1105的同步的情况。并且，可以知道相对输入时钟周期输出与输入时钟信号同步的逐个移相360/6度(＝60度)的等相位的等相位多相时钟信号1111～1116。
这里，图9是表示因为抖动等的影响，占空比远远偏离50％的输入时钟信号1101p/1101n被输入到图7所示的以往例的使用了DLL电路的等相位多相时钟信号发生电路的情况下的内部信号的时序图。
因为输入时钟信号1101p/1101n的占空比远远偏离50％，所以在上述互补电压控制延迟列1110中进行传播的过程中，信号的形状劣化，输入信号的占空比的不匹配被进一步变大。作为结果，如图9的椭圆1301所指示的那样，产生在输出的等相位多相时钟信号1111～1116间本来应该相同的占空比不能保持相同的问题。
为了解决这样的问题，提出了在DLL电路中组合嵌入使输入时钟信号的占空比保持恒定的2倍分频电路的方案。
这里，参照图10。图10示出了在串行传送数据的接收中所使用的、使用了在串行数字传送信号的接收电路中组合嵌入2倍分频电路的DLL电路的等相位多相时钟信号发生电路的以往例。
具有被输入的互补时钟信号1101p/1101n和来自前置放大电路1102的互补输出信号1102p/1102n。该互补输出信号1102p/1102n通过2倍分频电路1410被转换成不依赖于输入时钟信号1101p/1101n的占空比而保持50％的恒定占空比的互补时钟信号1400p/1400n。保持50％的恒定占空比的互补时钟信号1400p/1400n被输入到互补电压控制延迟元件列1110。采用如下的电路构成：在相位比较装置(Phase Detector)1120中对互补电压控制延迟元件列1110的输出信号1105和缓存了上述互补时钟信号1400p/1400n的信号1103进行了比较后，在环路滤波器(LoopFilter)1130中进行整形，成为输出信号1104，并作为上述互补电压控制延迟元件列1110的控制电压信号被反馈。该等相位多相时钟信号发生电路输出具有相对于输入时钟周期逐个移相2×360/6度(＝120度)的等相位的、与输入时钟同步的互补型等相位多相时钟信号1401p/1401n～1406p/1406n。
图11示出了在图10所示的以往例的使用了DLL电路的等相位多相时钟信号发生电路中，使与输入时钟的周期同步时的内部信号的时序图。在图11中，可以知道取得了缓冲了互补时钟信号1400p/1400n的信号1103与上述互补电压控制延迟元件列1101的输出信号1105的同步。并且，可以知道输出具有相对于输入时钟周期逐个移相2×360/6度(＝120度)的等相位的、与输入时钟同步的互补型的等相位多相时钟信号1401p/1401n～1406p/1406n。
如上述图10和图11所说明的那样，在把N倍的分频时钟提供给使用了DLL电路的等相位M多相时钟发生电路的输入的情况下，可以发生具有独立于输入时钟信号的占空比的占空比、具有N×360/M的相位差的等相位M多相时钟并把其作为输出。
然而，在把输入时钟进行N分频的情况下，为了输出和没有分频的情况相同的相位差，必须发生M×N相的时钟，因此必须准备N倍的DLL电路的互补电压控制延迟元件列，使电路规模自然而然地变大，为了实现所期望的电路则需要增大半导体基板上的电路面积和消耗电能。
发明内容
因此本发明鉴于上述问题而提出，其目的是实现能够最大限度地抑制元件数的增加，在抑制半导体基板状的电路面积的增大和消耗电能的增加的同时，独立于输入时钟信号的占空比地使输出等相位多相时钟信号的占空比为恒定的电路。
在本发明的使用了DLL电路的等相位多相时钟信号发生电路中，在把输入时钟信号转换成暂时被分频为2倍的周期的互补时钟信号后，输入到互补型的电压控制延迟元件列中。输入互补时钟信号被分频成2倍的周期，该分频后的互补时钟信号成为不依赖于输入互补时钟的占空比、保持恒定的占空比(例如50％)的时钟信号。在该分频电路中，在输入互补时钟信号的一周期的定时上，按顺序使分频后的互补时钟信号的正相或反相同步。换言之，在该分频电路中，按顺序使输入互补时钟信号的上升沿(或下降沿)、与上述第2互补时钟信号的正相的上升沿(或下降沿)或反相的上升沿(或下降沿)同步。
然后，把该分频后的互补时钟信号输入到电压控制延迟元件列(电压控制延迟电路)，通过把来自该电压控制延迟元件列的互补输出信号和分频后的互补时钟信号进行相位比较，可以输出和上述输入时钟同步的等相位多相时钟信号。
在本发明的等相位多相时钟信号发生电路中，被输入到互补电压控制延迟元件列的互补时钟信号的占空比被固定为恒定，而与上述输入时钟的占空比无关。因此，从上述互补型的电压控制延迟元件列输出的多相时钟序列的占空比也被保持为恒定。例如，当把输入到互补电压控制延迟元件列的互补时钟信号的占空比固定为50％时，从互补型的电压控制延迟元件列输出的多相时钟序列的占空比也被保持为50％。
另外，在本发明的等相位多相时钟信号发生电路中，在互补时钟信号之间交替切换要进行相位比较的分频后的互补时钟信号的沿(上升沿或下降沿)。换言之，按顺序使分频后的互补时钟信号的正相和反相与互补型的电压控制延迟电路的互补输出信号同步。即，使分频后的互补时钟信号的正相和互补型的电压控制延迟电路的互补输出信号的反相同步，并且使分频后的互补时钟信号的反相和互补型的电压控制延迟电路的互补输出信号的正相同步。
再换言之，在被分频为2倍的周期的互补时钟信号中，不是使偏离相当于输入到电路中的输入时钟信号的周期的2倍的相位(360度)的互补时钟信号与来自电压控制延迟元件列的输出同步，而是对偏离相当于输入到电路中的输入时钟信号的周期的相位(180度)左右的信号与来自电压控制延迟元件列的输出进行比较。
其结果，在与本来的输入时钟信号同一周期从上述电压控制延迟元件列输出的时钟信号被同步。这样，可以削减为了得到等相位间隔的多相输出时钟序列所需要的电压控制延迟元件列的总数，可以减小电路规模，减小半导体基板上的电路面积，并且可以降低消耗电能，还可以大幅降低动作噪声。
如上所述，在本发明的等相位多相时钟信号发生电路中，虽然来自电压控制延迟元件列的多相输出时钟序列的周期为本来的输入时钟信号的2倍，但因为多相输出时钟信号的占空比被固定为恒定，所以可以提供把周期缩减为一半的倍频电路，可容易地实现和输入时钟信号的周期同步的等相位多相时钟信号。
另外，在上述的以往的等相位多相时钟信号发生电路中，只有当输入时钟的占空比在30％～70％的范围内时才能保证正常的动作，本发明的等相位多相时钟信号发生电路，在输入时钟信号的占空比为10％～90％这样的大范围内都能够动作，可以实现对抖动等影响引起的输入时钟的频率变动的高可靠性。
根据本发明，提供一种等相位多相时钟信号发生电路，具有：分频电路，是对输入的第1互补时钟信号进行2分频，生成占空比恒定的第2互补时钟信号的分频电路，具有按顺序使上述第2互补时钟信号的正相或反相同步的控制单元；互补电压控制延迟电路，是具有串连连接的多个电压控制延迟元件的互补电压控制延迟电路，被输入上述第2互补时钟信号，由上述多个电压控制延迟元件分别生成具有相位差的等相位多相时钟信号，并且由上述多个电压控制延迟元件的最后级生成互补输出信号；多重相位比较电路，其进行上述互补电压延迟电路的上述互补输出信号和上述第2互补时钟信号的相位比较；环路滤波器，对来自上述多重相位比较电路的输出信号进行整形，向上述互补电压控制延迟电路的上述多个电压控制延迟元件输出作为控制电压信号的信号。
并且，根据本发明，提供一种等相位多相时钟信号发生电路，具有：分频电路，是对输入的第1互补时钟信号进行2分频，生成占空比恒定的第2互补时钟信号的分频电路，具有按顺序使上述第1互补时钟信号的上升沿与上述第2互补时钟信号的正相的上升沿或反相的上升沿同步的控制单元；互补电压控制延迟电路，是具有串连连接的多个电压控制延迟元件的互补电压控制延迟电路，被输入上述第2互补时钟信号，由上述多个电压控制延迟元件分别生成具有相位差的等相位多相时钟信号，并且由上述多个电压控制延迟元件的最后级生成互补输出信号；多重相位比较电路，进行上述互补电压延迟电路的上述互补输出信号和上述第2互补时钟信号的相位比较；环路滤波器，对来自上述多重相位比较电路的输出信号进行整形，向上述互补电压控制延迟电路的上述多个电压控制延迟元件输出作为控制电压信号的信号。
并且，在上述多重相位比较电路中，可以按顺序使上述第2互补时钟信号的正相或反相与上述互补电压控制延迟电路的上述互补输出信号同步。
并且，在上述多重相位比较电路中，可以使上述第2互补时钟信号的正相和上述互补电压控制延迟电路的上述互补输出信号的反相同步，并且使上述第2互补时钟信号的反相和上述互补电压控制延迟电路的上述互补输出信号的正相同步。
并且，在上述多重相位比较电路中，可以使上述第2互补时钟信号的正相的上升沿和上述互补电压控制延迟电路的上述互补输出信号的反相的上升沿同步，并且使上述第2互补时钟信号的反相的上升沿和上述互补电压控制延迟电路的上述互补输出信号的正相的上升沿同步。
并且，上述第1互补时钟信号的占空比为10％～90％的范围内。
并且，还可以具有转换上述等相位多相时钟信号的周期的倍频电路。
并且，根据本发明，提供一种串行数字数据接收电路，具有等相位多相时钟信号发生电路和根据等相位多相时钟信号对输入的串行数字数据进行并行化的并行化电路，该等相位多相时钟信号发生电路具有：分频电路，是对输入的第1互补时钟信号进行2分频，生成占空比恒定的第2互补时钟信号的分频电路，具有按顺序使上述第2互补时钟信号的正相或反相同步的控制单元；互补电压控制延迟电路，是具有串连连接的多个电压控制延迟元件的互补电压控制延迟电路，被输入上述第2互补时钟信号，由上述多个电压控制延迟元件分别生成具有相位差的等相位多相时钟信号，并且由上述多个电压控制延迟元件的最后级生成互补输出信号；多重相位比较电路，进行上述互补电压延迟电路的上述互补输出信号与上述第2互补时钟信号的相位比较；环路滤波器，对来自上述多重相位比较电路的输出信号进行整形，向上述互补电压控制延迟电路的上述多个电压控制延迟元件输出作为控制电压信号的信号。
并且，根据本发明，提供一种串行数字数据接收电路，具有等相位多相时钟信号发生电路和根据上述等相位多相时钟信号对输入的串行数字数据进行并行化的并行化电路，上述等相位多相时钟信号发生电路具有：分频电路，其是对输入的第1互补时钟信号进行2分频，生成占空比恒定的第2互补时钟信号的分频电路，具有按顺序使上述第1互补时钟信号的上升沿，和上述第2互补时钟信号的正相的上升沿或反相的上升沿同步的控制单元；互补电压控制延迟电路，其是具有串连连接的多个电压控制延迟元件的互补电压控制延迟电路，被输入上述第2互补时钟信号，由上述多个电压控制延迟元件分别生成具有相位差的等相位多相时钟信号，并且由上述多个电压控制延迟元件的最后级生成互补输出信号；多重相位比较电路，其进行上述互补电压延迟电路的上述互补输出信号和上述第2互补时钟信号的相位比较；环路滤波器，其对来自上述多重相位比较电路的输出信号进行整形，向上述互补电压控制延迟电路的上述多个电压控制延迟元件输出信号作为控制电压信号。
并且，在上述多重相位比较电路中，可以按顺序使上述第2互补时钟信号的正相或反相与上述互补电压控制延迟电路的上述互补输出信号同步。
并且，在上述多重相位比较电路中，可以使上述第2互补时钟信号的正相和上述互补电压控制延迟电路的上述互补输出信号的反相同步，并且使上述第2互补时钟信号的反相和上述互补电压控制延迟电路的上述互补输出信号的正相同步。
并且，在上述多重相位比较电路中，可以使上述第2互补时钟信号的正相的上升沿和上述互补电压控制延迟电路的上述互补输出信号的反相的上升沿同步，并且使上述第2互补时钟信号的反相的上升沿和上述互补电压控制延迟电路的上述互补输出信号的正相的上升沿同步。
并且，上述第1互补时钟信号的占空比为10％～90％的范围内。
并且，还可以具有转换上述等相位多相时钟信号的周期的倍频电路。
如上所述，本发明的等相位多相时钟信号发生电路使在与本来的输入时钟信号同一周期从上述电压控制延迟元件输出的时钟信号被同步。这样，可以实现独立于输入时钟信号的占空比地使输出等相位多相时钟信号的占空比恒定，追随输入时钟信号的频率变动，并且可获得如下的良好效果：可以削减为了得到等相位间隔的多相输出时钟序列所需要的电压控制延迟元件列的总数，减小电路规模，减小半导体基板上的电路面积，降低消耗电能，大幅降低动作噪声。
另外，在上述以往的等相位多相时钟信号发生电路中，只有当输入时钟信号的占空比在30％～70％的范围内时才能够保证正常的动作，而本发明的等相位多相时钟信号发生电路，可以在输入时钟信号的占空比为10％～90％这样的大范围内进行动作，可以抑制因抖动等的影响引起的输入时钟的频率变动，实现高可靠性。
因此，根据本发明，可以解决现实的高速串行数字传送中的因抖动而产生的传送时钟信号的频率变动的问题，可以实现优良的串行数字传送信号接收电路。
附图说明
图1是表示本发明的等相位多相时钟信号发生电路的实施方式的图。
图2是与图1所示的本发明的等相位多相时钟信号发生电路的输入时钟信号101p/101n同步时的内部信号的时序图。
图3是表示2倍分频电路的电路例的图。
图4是表示1/2的倍频电路的电路例的图。
图5是与图1所示的本实施方式的等相位多相时钟信号发生电路的互补时钟信号103p/103n同步时的内部信号的时序图。
图6是表示本发明的使用了等相位多相时钟信号发生电路的串行数字数据接收电路的一个实施例。
图7是表示以往的等相位多相时钟信号发生电路的图。
图8是在图7所示的以往的等相位多相时钟信号发生电路中，与互补时钟信号1101p/1101n的周期同步时的内部信号的时序图。
图9是向图7所示的以往例的使用了DLL电路的等相位多相时钟信号发生电路输入占空比远远偏离50％的输入时钟1101p/1101n的情况下的内部信号的时序图。
图10是表示以往的等相位多相时钟信号发生电路的图。
图11是表示在图10所示的以往的等相位多相时钟信号发生电路中，与互补时钟信号1101p/1101n的周期同步时的内部信号的时序图。
图中：100-等相位多相时钟信号发生电路；102-前置放大电路；110-互补电压控制延迟元件列；130-环路滤波电路；410-2倍分频电路；411、412、413、414-缓冲器；420-多重相位比较电路；430-倍频电路；101p/101n-互补时钟信号；111～116-等相位多相时钟信号。
具体实施方式
下面，结合图1至图5说明本发明的等相位多相时钟信号发生电路的实施方式。
在图1中，示出了本发明的等相位多相时钟信号发生电路100的电路构成的一实施方式。互补时钟信号101p/101n被输入到本发明的等相位多相时钟信号发生电路100，在等相位多相时钟信号发生电路中生成等相位多相时钟信号111～116并输出。
等相位多相时钟信号发生电路100具有：前置放大电路102；2倍的分频电路410；缓冲器411、412、413；多重相位比较电路(Double phaseDetector)420；环路滤波器电路(Loop Filter)130；具有6个互补电压控制延迟元件的互补电压控制延迟元件列110；以及倍频电路(DoublerCircuits)430。另外，对于前置放大电路102、缓冲器411、412、413和414、以及倍频电路(Doubler Circuits)430，只需根据需要来设置即可。
首先，向等相位多相时钟信号发生电路100的前置放大电路102输入互补时钟信号101p/101n。互补时钟信号101p/101n被前置放大电路102放大为互补时钟信号102p/102n。该互补时钟信号102p/102n被输入到2倍的分频电路410，并被转换成不依赖于互补时钟信号101p/101n的占空比而保持50％的恒定占空比的被2分频的互补时钟信号400p/400n。
此外，在本实施方式中，虽然在2倍的分频电路410中生成了保持50％的恒定占空比的被2分频的互补时钟信号400p/400n，但不限于此，只要生成保持恒定的占空比(也包括因为分频电路410的电路构成或噪声等使得偏离预先设定的占空比若干占空比的情况)的被2分频的互补时钟信号400p/400n即可。
保持50％的恒定占空比的被2分频的互补时钟信号400p/400n被输入到互补电压控制延迟元件列110。在互补电压控制延迟元件列110中，被2分频的互补时钟信号400p/400n被输入到6个串连连接的互补电压控制延迟元件，互补时钟信号400p/400n在各互补电压控制延迟元件中一边产生相位延迟，一边被传播。
在多重相位比较电路420中，把由缓冲器413和414对来自互补电压控制延迟元件列110的输出信号(在本实施方式中，是来自6个串连连接的互补电压控制延迟元件列的最后级的输出信号)进行了缓存的输出信号105p/105n，与由缓冲器411和412对上述互补时钟信号400p/400n进行了缓存的互补时钟信号103p/103n进行比较。多重相位比较电路420的输出由环路滤波器电路130进行整形，成为输出信号104，然后被输入到互补电压控制延迟元件列110。该输出信号104作为互补电压控制延迟元件列110的控制电压信号被反馈。
在等相位多相时钟信号发生电路100中，因为被输入到互补电压控制延迟元件列110的互补时钟信号400p/400n的周期成为从该电路的外部输入的输入时钟信号101p/101n的2倍，所以来自互补电压控制延迟元件列110的等相位多相时钟401p/401n、402p/402n、403p/403n、404p/404n、405p/405n、406p/406n的周期成为输入时钟信号101p/101n的2倍。因此，在本实施方式中，采用如下的结构，即，通过使等相位多相时钟401p/401n、402p/402n、403p/403n、404p/404n、405p/405n、406p/406n经过倍频电路430，把这些时钟的周期降为一半，输出与输入时钟信号101p/101n的周期同步的等相位多相时钟111～116。
图2是与图1所示的本发明的等相位多相时钟信号发生电路的输入时钟信号101p/101n同步时候的内部信号的时序图。如图2所示，可以知道即使在输入了占空比远远偏离50％的输入互补时钟信号101p/101n的情况下，通过2倍的分频电路410之后的互补时钟信号103p/103n也被保持成50％的占空比。在分频电路410中，以输入互补时钟信号101p/101n的一周期的定时，按顺序使分频后的互补时钟信号的正相103p或反相103n同步。换言之，在该分频电路中，按顺序使输入互补时钟信号101p/101n的上升沿，和互补时钟信号的正相103p的上升沿或反相103n的上升沿同步。使用图2来具体说明，在分频电路410中，使输入互补时钟信号101p/101n的点a和分频后的互补时钟信号的正相103p的点a’同步，使输入互补时钟信号101p/101n的点b和分频后的互补时钟信号的正相103n的点b’同步，并且使输入互补时钟信号101p/101n的点c和分频后的互补时钟信号的正相103p的点c’同步。
这里，通过在互补时钟信号103p/103n的正相(103p)和反相(103n)间对在多重相位比较电路420中进行相位比较的互补时钟信号103p/103n的沿(在本实施方式中是上升沿)进行交替切换，结果，可以在互补时钟信号103p/103n的周期的一半使来自互补电压控制延迟元件列110的输出信号105p/105n与互补时钟信号103p/103n同步。
在本实施方式中，如图2所示，使互补时钟信号的正相103p与来自互补电压控制延迟元件列110的输出信号的反相105n(103p中的点a’和105n中的点a”)同步，并且使互补时钟信号的反相103n与来自互补电压控制延迟元件列110的输出信号的正相105p(103n中的点b’和105p中的点b”)同步。换言之，按顺序使分频后的互补时钟信号103p/103n的正相(103p)和反相(103n)与互补型的电压控制延迟元件列110的互补输出信号105p/105n同步。再换言之，在被分频为2倍的周期的互补时钟信号103p/103n中，不是使偏离相当于输入到电路中的输入时钟信号101p/101n的周期的2倍的相位(360度)的互补时钟信号103p/103n与来自电压控制延迟元件列110的输出105p/105n同步，而是比较偏离相当于输入到电路中的输入时钟信号101p/101n的周期的相位(180度)的时钟信号103p/103n和来自电压控制延迟元件列110的输出105p/105n。
作为结果，在图2中，使点a’与点a”同步，使点b’与点b”同步，并且使点c’与c”同步。
根据以上结构，来自互补电压控制延迟元件列110的各互补延迟信号401p/401n、402p/402n、403p/403n、404p/404n、405p/405n、406p/406n作为相对互补时钟信号103p/103n具有180/6度(＝30度)的相位差(D)的信号被输出。因为互补时钟信号103p/103n是输入互补时钟信号101p/101n的2倍的周期，所以该相位差(D)与相对于输入互补时钟信号101p/101n的周期为360/6度(＝60度)的相位差对应。
接着参照图3。图3中示出了图1所示的本实施方式的等相位多相时钟信号发生电路中使用的2倍分频电路410(图3(A))和多重相位比较电路420(图3(B))的一例。
分频电路410把互补输出时钟信号102p/102n转换成2倍周期的互补时钟信号400p/400n。图3(A)所示的分频电路410具有3个CMOS转送门电路801a～c和5个CMOS反相器电路803。并且，图3(A)所示的分频电路410不过是一例而已，本实施方式以外的电路，只要能够实现同样的功能，都可以用作本发明的等相位多相时钟信号发生电路100的分频电路410。
在图3所示的分频电路410中，所输入的互补输出时钟信号102p/102n被输入到3个CMOS转送门电路801a～c。由CMOS转送门电路801b和801c构成的控制单元802是具有同步作用的控制单元，即，使图2所示的输入互补时钟信号101p/101n中的点a、b、c分别与把来自分频电路410的互补时钟信号400p/400n反转后的反转互补时钟信号103p/103n中的点a’、b’、c’的定时一致。
通过使用该分频电路410，即使在输入了占空比远远偏离50％的输入互补时钟信号101p/101n的情况下，通过2倍的分频电路410之后的互补时钟信号400p/400n(103p/103n)也被保持为50％的占空比。
如图3(B)所示，本实施方式的多重相位比较电路420具有2个CMOS或非电路805和4个D型触发器电路806。多重相位比较电路420通过比较互补时钟信号的正相103p和来自互补电压控制延迟元件列110的输出信号的反相105n之间的相位，并且比较互补时钟信号的反相103n和来自互补电压控制延迟元件列110的输出信号的正相105p之间的相位，计算各信号的相位差。另外，图3(B)所示的多重相位比较电路420不过是一例而已，本实施方式以外的电路，只要能够实现相同功能，都可以用作本发明的等相位多相时钟信号发生电路100的多重相位比较电路420。
接着参照图4。图4示出了在图1所示的本实施方式的等相位多相时钟信号发生电路中使用的倍频电路430的一例。如图4所示，在本实施方式中，倍频电路430具有3个CMOS与非电路807。另外，图4所示的倍频电路430不过是一例而已，本实施方式以外的电路，只要能够实现同样的功能，都可以用作本发明的等相位多相时钟信号发生电路100的倍频电路430。
在本发明的等相位多相时钟信号发生电路中，因为来自互补电压控制延迟元件列110的各互补延迟信号401p/401n、402p/402n、403p/403n、404p/404n、405p/405n、406p/406n时钟的占空比被保持为50％，所以如图4所示，可以在倍频电路430中使用组合逻辑电路。
图5是与图1所示的本实施方式的等相位多相时钟信号发生电路的互补时钟信号103p/103n同步时候的内部信号的时序图。图中示出了来自互补电压控制延迟元件列110的各互补延迟信号401p/401n、402p/402n、403p/403n、404p/404n、405p/405n、406p/406n作为相对互补时钟信号103p/103n具有180/6度(＝30度)的相位差的信号被输出。通过把这些信号输入倍频电路430，把周期减为一半，输出与输入互补时钟101p/101n的周期同步的等相位多相时钟111～116。
如上所述，本实施方式的等相位多相时钟信号发生电路在与本来的输入时钟信号的同一周期使从上述电压控制延迟元件列输出的时钟信号同步。这样，可以实现独立于输入时钟信号的占空比地使输出等相位多相时钟信号的占空比恒定，追随输入时钟信号的频率变动，同时发挥如下的良好效果：可以削减为了得到等相位间隔的多相输出时钟序列所需要的电压控制延迟元件列的总数，减小电路规模，减小半导体基板上的电路面积，并且可以降低消耗电能，还可以大幅降低动作噪声。
另外，在上述以往的等相位多相时钟信号发生电路中，只有当输入时钟的占空比在30％～70％的范围内时才能保证正常的动作，而本发明的等相位多相时钟信号发生电路，在输入时钟信号的占空比为10％～90％这样的大范围内都能够动作，可以抑制因抖动等引起的输入时钟的频率变动，实现高可靠性。
实施例1
参照图6，说明本实施例的使用了本发明的等相多相时钟信号发生电路的串行数字数据接收电路。
600是串行数字数据接收电路，具有2个缓冲器601、并行化电路(De-Serializer)604和多路转接(Multiplexer)电路605和等相位多相时钟信号发生电路100。从电路外部向串行数字数据接收电路600输入基准时钟701和串行数字数据702。
并且，等相位多相时钟信号发生电路100可以使用在上述的实施方式中所说明的电路。并且，在图6中，把多重相位比较电路记为“PD”，环路滤波器记为“LPF”，互补电压控制延迟元件列记为“VCD”。
在串行数字数据接收电路600中，在从电路外部输入的串行数字数据702被缓冲器601放大后，输入到并行化电路604。基准时钟701也在被缓冲器601放大后，被输出到等相位多相时钟信号发生电路。
等相位多相时钟信号发生电路100根据所输入的从缓冲器601输出的互补时钟信号，生成等相位多相时钟信号111～116，并输出到并行化电路604和电路外部。
并行化电路604根据等相位多相时钟信号111～116把输入的串行数字数据702并行化从而生成并行数据，输出到多路转接电路605。多路转接电路605按照定时选择输入的并行数据，并输出到电路外部。
在本实施例的串行数字数据接受电路中，也使用在上述实施方式中所说明的等相位多相时钟信号发生电路。该等相位多相时钟信号发生电路在与本来的输入时钟信号的同一周期使从上述电压控制延迟元件列输出的时钟信号同步。这样，可以实现独立于输入时钟信号的占空比地使输出等相位多相时钟信号的占空比恒定，追随输入时钟信号的频率变动，同时发挥如下的良好效果：可以削减为了得到等相位间隔的多相输出时钟序列所需要的电压控制延迟元件列的总数，可以减小本实施例的串行数字数据接收电路的电路规模，减小半导体基板上的电路面积，并且可以降低消耗电能，还可以大幅降低动作噪声。
另外，在使用了上述的以往的等相位多相时钟信号发生电路的串行数字数据接受电路中，只有当输入时钟的占空比在30％～70％的范围内时才能保证正常的动作，而在本发明中使用的等相位多相时钟信号发生电路，在输入时钟信号的占空比为10％～90％这样的大范围内都能够动作，可以抑制因抖动等引起的输入时钟的频率变动，实现高可靠性。
如上所述，本发明的等相位多相时钟信号发生电路可以实现独立于输入时钟信号的占空比地使输出等相位多相时钟信号的占空比恒定，追随输入时钟信号的频率变动，同时发挥如下的良好效果：可以削减为了得到等相位间隔的多相输出时钟序列所需要的电压控制延迟元件列的总数，可以减小本实施例的串行数字数据接收电路的电路规模，减小半导体基板上的电路面积，并且可以降低消耗电能，还可以大幅降低动作噪声。
因此，本发明的等相位多相时钟信号发生电路当然可以用于串行数字传送系统中的串行数字数据接收电路，也可以用于需要等相位多相时钟信号的所有电子电路。

Claims (20)

1.一种等相位多相时钟信号发生电路，具有：
分频电路，是对输入的第1互补时钟信号进行2分频，生成占空比恒定的第2互补时钟信号的分频电路，具有按顺序使上述第2互补时钟信号的正相或反相同步的控制单元；
互补电压控制延迟电路，是具有串连连接的多个电压控制延迟元件的互补电压控制延迟电路，输入上述第2互补时钟信号，由上述多个电压控制延迟元件分别生成具有相位差的等相位多相时钟信号，并且由上述多个电压控制延迟元件的最后级生成互补输出信号；
多重相位比较电路，进行上述互补电压延迟电路的上述互补输出信号与上述第2互补时钟信号的相位比较；和
环路滤波器，对来自上述多重相位比较电路的输出信号进行整形，并向上述互补电压控制延迟电路的上述多个电压控制延迟元件输出作为控制电压信号的信号。
2.一种等相位多相时钟信号发生电路，具有：
分频电路，是对输入的第1互补时钟信号进行2分频，生成占空比恒定的第2互补时钟信号的分频电路，具有按顺序使上述第1互补时钟信号的上升沿与上述第2互补时钟信号的正相的上升沿或反相的上升沿同步的控制单元；
互补电压控制延迟电路，是具有串连连接的多个电压控制延迟元件的互补电压控制延迟电路，被输入上述第2互补时钟信号，由上述多个电压控制延迟元件分别生成具有相位差的等相位多相时钟信号，并且由上述多个电压控制延迟元件的最后级生成互补输出信号；
多重相位比较电路，进行上述互补电压延迟电路的上述互补输出信号与上述第2互补时钟信号的相位比较；和
环路滤波器，对来自上述多重相位比较电路的输出信号进行整形，向上述互补电压控制延迟电路的上述多个电压控制延迟元件输出作为控制电压信号的信号。
3.根据权利要求1所述的等相位多相时钟信号发生电路，其特征在于，在上述多重相位比较电路中，按顺序使上述第2互补时钟信号的正相或反相与上述互补电压控制延迟电路的上述互补输出信号同步。
4.根据权利要求2所述的等相位多相时钟信号发生电路，其特征在于，在上述多重相位比较电路中，使上述第2互补时钟信号的正相或反相与上述互补电压控制延迟电路的上述互补输出信号同步。
5.根据权利要求1所述的等相位多相时钟信号发生电路，其特征在于，在上述多重相位比较电路中，使上述第2互补时钟信号的正相与上述互补电压控制延迟电路的上述互补输出信号的反相同步，并且使上述第2互补时钟信号的反相与上述互补电压控制延迟电路的上述互补输出信号的正相同步。
6.根据权利要求2所述的等相位多相时钟信号发生电路，其特征在于，在上述多重相位比较电路中，使上述第2互补时钟信号的正相与上述互补电压控制延迟电路的上述互补输出信号的反相同步，并且使上述第2互补时钟信号的反相与上述互补电压控制延迟电路的上述互补输出信号的正相同步。
7.根据权利要求1所述的等相位多相时钟信号发生电路，其特征在于，在上述多重相位比较电路中，使上述第2互补时钟信号的正相的上升沿与上述互补电压控制延迟电路的上述互补输出信号的反相的上升沿同步，并且使上述第2互补时钟信号的反相的上升沿与上述互补电压控制延迟电路的上述互补输出信号的正相的上升沿同步。
8.根据权利要求2所述的等相位多相时钟信号发生电路，其特征在于，在上述多重相位比较电路中，使上述第2互补时钟信号的正相的上升沿与上述互补电压控制延迟电路的上述互补输出信号的反相的上升沿同步，并且使上述第2互补时钟信号的反相的上升沿与上述互补电压控制延迟电路的上述互补输出信号的正相的上升沿同步。
9.根据权利要求1所述的等相位多相时钟信号发生电路，其特征在于，上述第1互补时钟信号的占空比在10％～90％的范围内。
10.根据权利要求2所述的等相位多相时钟信号发生电路，其特征在于，上述第1互补时钟信号的占空比在10％～90％的范围内。
11.根据权利要求1所述的等相位多相时钟信号发生电路，其特征在于，还具有转换上述等相位多相时钟信号的周期的倍频电路。
12.根据权利要求2所述的等相位多相时钟信号发生电路，其特征在于，还具有转换上述等相位多相时钟信号的周期的倍频电路。
13.一种串行数字数据接收电路，具有等相位多相时钟信号发生电路和根据等相位多相时钟信号对输入的串行数字数据进行并行化的并行化电路，
该等相位多相时钟信号发生电路具有：
分频电路，是对输入的第1互补时钟信号进行2分频，生成占空比恒定的第2互补时钟信号的分频电路，具有按顺序使上述第2互补时钟信号的正相或反相同步的控制单元；
互补电压控制延迟电路，是具有串连连接的多个电压控制延迟元件的互补电压控制延迟电路，被输入上述第2互补时钟信号，由上述多个电压控制延迟元件分别生成具有相位差的等相位多相时钟信号，并且由上述多个电压控制延迟元件的最后级生成互补输出信号；
多重相位比较电路，进行上述互补电压延迟电路的上述互补输出信号与上述第2互补时钟信号的相位比较；
环路滤波器，对来自上述多重相位比较电路的输出信号进行整形，向上述互补电压控制延迟电路的上述多个电压控制延迟元件输出作为控制电压信号的信号。
14.根据权利要求13所述的串行数字数据接收电路，其特征在于，上述分频电路具有按顺序使上述第1互补时钟信号的上升沿与上述第2互补时钟信号的正相的上升沿或反相的上升沿同步的控制单元。
15.根据权利要求13所述的串行数字数据接收电路，其特征在于，在上述多重相位比较电路中，按顺序使上述第2互补时钟信号的正相或反相与上述互补电压控制延迟电路的上述互补输出信号同步。
16.根据权利要求13所述的串行数字数据接收电路，其特征在于，在上述多重相位比较电路中，使上述第2互补时钟信号的正相与上述互补电压控制延迟电路的上述互补输出信号的反相同步，并且使上述第2互补时钟信号的反相与上述互补电压控制延迟电路的上述互补输出信号的正相同步。
17.根据权利要求13所述的串行数字数据接收电路，其特征在于，在上述多重相位比较电路中，使上述第2互补时钟信号的正相的上升沿与上述互补电压控制延迟电路的上述互补输出信号的反相的上升沿同步，并且使上述第2互补时钟信号的反相的上升沿与上述互补电压控制延迟电路的上述互补输出信号的正相的上升沿同步。
18.根据权利要求13所述的串行数字数据接收电路，其特征在于，上述第1互补时钟信号的占空比在10％～90％的范围内。
19.根据权利要求14所述的串行数字数据接收电路，其特征在于，上述第1互补时钟信号的占空比在10％～90％的范围内。
20.根据权利要求13所述的串行数字数据接收电路，其特征在于，还具有转换上述等相位多相时钟信号的周期的倍频电路。
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