CN1747376A - 同步装置和半导体装置 - Google Patents

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Abstract

提供一种以低等待时间实现信道间的延迟校正和帧同步的装置。对于多个信道，分别具有：时钟和数据恢复电路(CDR)(11)，生成数据信号和恢复时钟信号；分频电路(13)，生成恢复时钟信号的分频时钟；相位检测及校准电路(14)，检测分频时钟信号的相位、和对上述装置内时钟信号进行分频后的时钟信号的相位差，并以使相位的差减小的方式进行调整；串并行转换电路(SP)(12)，将从CDR输出的数据信号转换为并行数据；寄存器阵列(16)，保存SP电路的并行输出；和帧头检测部(17)，从寄存器阵列的输出中检测帧头，并输出帧检测信号，并具有：电路(40)，接收各信道的帧检测信号，检测最后检出帧头的信道；和进行以下控制的电路(50)，进行偏差调整，使最后检出的帧头和装置内时钟的相位、信道的再定时时钟的分频时钟的相位大致一致。

Description

同步装置和半导体装置
技术领域
本发明涉及同步电路，特别涉及以下同步电路和半导体装置：在多信道高速接口中，对信道间的延迟(时滞)进行调整，进行字节/字校准或帧同步。
背景技术
近期以来，半导体集成电路的操作频率的高速化比较显著，例如实现千兆位(GB)波段的高速串行传送的高速接口用LSI，包含将串行输入的数据转换成并行数据的串并行转换电路(也称解串器)、和将并行数据转换成串行数据的并串行转换电路(也称串行器)。另外，随着由半导体集成电路的高集成化和高密度安装等引起的多信道化，要求具备将多信道的数据在信道间于短时间之内同步接收的构成。在所述接口中，在从发送侧串行传送的数据中，在预定的位置周期性地插入帧图形，并在接收侧检出帧图形，确保帧同步。另外，作为该帧图形，使之为例如字节校准用首字节码(逗点码)(参照专利文献1)，通过逗点码的检出，适当调整字节或字校准的时序。
而作为用多信道进行数据收发的终端的信道间同步装置，公知如图10所示的构成(参照专利文献2)。在该装置中，同步信号检出部208～213的一个检出同步信号后，同步监视部214对第一时序信号生成部216输出时序信号生成指示信号，使之生成同步时序信号，并对时序信号切换部218输出切换指示信号，将生成的同步时序信号供给到检出了同步信号的同步信号检出部。其他的同步信号检出部接着检出同步信号后，同样地，从第二时序信号生成部217将同步时序信号供给到该同步信号检出部。在该两个信道分别确立了同步后，延迟量计算部215，计算该两个信道之间的延迟量，延迟差吸收部270根据该计算结果，消除两个信道之间的延迟差，每当同步信号检出部检出同步信号时，重复同样的操作，最终消除所有信道之间的延迟差，确立所有信道的同步。
在所述的构成中，信道间延迟的检测和延迟的消除，按时间前后对检出了同步信号的每两个信道进行，多信道的情况下，伴随组合的数NC2的增大，所有信道之间的同步确立需要很长的时间，从而不便于多信道高速接口的实用。
另外，具有以下信道相位判定电路的构成是公知的(参照专利文献3)：只准备接收信道数量的低速同步部，该低速同步部具有帧图形检出电路、帧同步保护电路和对其进行控制的控制电路，分别判定在低速同步部检出的帧图形检出位置、帧确定位置，是否是伪帧、或者是由于低速同步部的故障而缺少或产生的，并推定信道相位的超前量。在图11中，位串并行转换部1001，根据来自信道相位判定电路(输入来自低速同步部的帧位置指定信号)1009的信道转换命令，由字节串并行转换部1002对信道的超前进行校正。另外，在帧同步偏离时，将位转换指定供给到位串并行转换部1001，进行位超前的校正，在信道相位判定电路1009，判定信道相位的超前，在字节串并行转换部1002对信道相位的超前进行校正。低速同步部1003、1004、1005、1006，具有帧同步检出保护电路1010、帧图形检出电路1011、控制电路1012等，在帧同步偏离时，分别输出位转换指定1040、1042、1044、1046。
图11所示的构成的情况，为在低速同步部1003、1004、1005、1006侧不能进行时钟的校正、而对多个信道全部进行比较的构成，从而信道间延迟校正的控制变得复杂化。另外，还需要校正比较数据延迟之前的配线环绕中的延迟。
另外，在图11所示的构成中，延迟校正在串并行转换后进行。为了实现低等待时间，在串并行转换之前进行延迟校正时，需要在下一个的数据到来之前进行延迟校正，为管线构成等，高速时序设计、电力增大等也有问题。
专利文献1：特开平11-187002号公报
专利文献2：特开平5-103031号公报
专利文献3：特开平5-30067号公报
专利文献4：特开2002-190724号公报
专利文献5：特开2003-333021号公报
近期以来，在多信道高速接口中，要求一种设计方式，进行信道之间的延迟(时滞)、字同步(或者帧同步)，以实现等待时间(延迟量)的降低。
对于该要求，使每两个信道同步的上述专利文献2所记载的方法，在所有信道的同步确立需要时间，因此，在等待时间这一点上，很难适用于多信道高速接口。
另一方面，上述专利文献3所记载的方法，信道间的延迟校正的控制比较复杂，适用于高速接口比较困难。
发明内容
因此，本发明正是基于上述问题的认识而提出的，其目的在于提供一种以低等待时间实现信道间的延迟校正、帧同步的装置。另外，本发明的目的还在于提供一种在实现上述目的时能抑制电力消耗和面积增加的装置。
本发明的一个侧面(方面)所涉及的装置，为一种同步装置，对应多个信道具有多个接收电路，该多个接收电路，输入多个信道的接收串行数据，并对各自信道的上述接收串行数据进行串并行转换后输出，其中，上述多个信道的上述接收电路分别具有以下电路：至少使在上述串并行转换中使用的时钟信号，与供给到上述接收电路、且对上述多个信道的上述接收电路的时钟输入端中的时滞进行了调整的装置内时钟信号的相位配合，确保上述多个信道间的同步。
在本发明的所涉及的装置，优选的是，上述接收电路，具有：时钟和数据恢复电路，从接收串行数据生成数据信号和恢复时钟信号；和串并行转换电路，根据对上述恢复时钟信号进行分频后的分频时钟信号，对从上述时钟和数据恢复电路输出的数据信号进行串并行转换，上述接收电路，检出在上述接收串行数据中插入的帧图形，并输出与上述帧图形同步的并行数据信号，上述多个信道的上述接收电路，分别至少使在上述串并行转换中使用的上述分频时钟信号，与供给到上述接收电路、且在上述多个信道的上述接收电路的时钟输入端中的时滞经过调整后的装置内时钟信号的相位配合，确保上述多个信道间的同步。
在本发明所涉及的装置中，也可以构成为：具有一种进行以下控制的电路：以最后检出了帧图形的信道的帧图形的检出时序为基准，使上述各信道的上述接收电路中的上述分频时钟信号、与上述装置内时钟信号的时序相位配合，上述各信道的上述接收电路具有保存并行数据信号的寄存器阵列，所述并行数据信号，是在最后检出了帧图形之前的期间被接收、并由上述串并行转换电路转换而成，在上述最后检出了帧图形的信道，与上述帧图形被检出的时序同步地，从上述多个信道的上述接收电路同时输出对字节或字进行了校准的并行数据信号。
本发明的其他侧面(方面)所涉及的同步装置，接收多个信道的数据，进行信道间同步和帧同步，其中，对于多个信道，分别具有：时钟和数据恢复电路，输入由从自装置内的时钟源输出的时钟信号生成的多相时钟信号、和信道的接收数据信号，生成数据信号、和恢复时钟信号；第一分频电路，输入上述恢复时钟信号，生成其分频时钟；相位检测控制电路，检测来自上述第一分频电路的分频时钟信号的相位、和作为对来自上述时钟源的时钟信号进行分频后的时钟信号、而被供给到装置内并进行了时滞调整的装置内时钟信号的相位差，并进行控制，以使上述分频时钟信号和上述装置内时钟信号的相位大致一致；串并行转换电路，接收来自上述第一分频电路的上述分频时钟信号，并将从上述时钟和数据恢复电路输出的数据信号转换成并行数据；寄存器阵列，将从上述串并行转换电路输出的并行数据按预定的级数进行保存；和帧检出电路，从上述串并行转换电路、或者从上述串并行转换电路和上述寄存器阵列的输出信号，检测帧图形，并输出帧检测信号，相对于上述多个信道共同具有：检出电路，接收来自上述各信道的上述帧检出电路的帧检测信号，并检出在上述多个信道中最后检出了帧图形的信道；和时序控制电路，进行偏差调整控制，使上述最后检出了帧图形的信道的帧头的时序、和上述装置内时钟信号的相位、上述信道的接收电路中的上述分频时钟信号的相位大致一致，在上述最后检出了帧图形的信道中，在上述帧图形从上述串并行转换电路被并行输出之前，从其他信道的上述串并行转换电路输出的并行数据信号，分别被保存在上述其他信道的上述寄存器阵列中，在上述各信道的上述接收电路中，与上述最后检出了帧图形的信道的帧图形的检出时序同步，同时输出进行了字节或字校准的并行数据信号。
在本发明所涉及的装置中，优选的是，具有对来自上述装置内的时钟源的时钟信号进行分频的第二分频电路，供给到上述各信道的接收电路的上述装置内时钟信号，是经由CTS(时钟树)缓冲器调整了时钟间的时滞的CTS(时钟树)时钟信号，所述缓冲器，与上述接收电路安装在同一芯片上，传播来自上述第二分频电路的分频时钟信号。
在本发明所涉及的装置中，优选的是，进行以下控制：调整上述最后检出了帧图形的信道的上述第一分频电路的上述分频时钟信号的时序相位，使之与上述最后检出了帧图形的信道中的帧图形检出时序一致，并使其他信道的上述第一分频电路的上述分频时钟信号以及上述装置内时钟信号的时序相位，也与上述最后检出了帧图形的信道的帧图形的检出时序一致。
在本发明所涉及的装置中，优选的是，上述第一分频电路，由以上述恢复时钟信号为输入的计数器构成，在来自上述时序控制电路的控制下，在上述最后检出了帧图形的信道中，上述计数器的计数周期被设定为临时可变，以使得与上述帧图形的检出时序同步，从上述串并行转换电路输出进行了字节或字校准的并行数据信号。
在本发明所涉及的装置中，优选的是，上述第二分频电路，由计数器构成，在来自上述时序控制电路的控制下，在上述最后检出了帧图形的信道中，上述计数器的计数周期被设定为临时可变，以使得与上述帧图形的检出时序同步，从上述串并行转换电路输出进行了字节或字校准的并行数据信号。
在本发明所涉及的装置中，也可以构成为：上述第一分频电路生成相位相互各异的多相分频时钟信号，在上述各信道还具有沿检出电路，输入上述CTS时钟和上述多相分频时钟信号，用上述多相分频时钟信号检出上述CTS时钟的转变沿，对在上述串并行转换中使用的分频时钟信号的相位进行调整，使之与上述CTS时钟的相位最一致。
在本发明所涉及的装置中，在上述各信道还具有选择电路，在上述最后检出了帧图形的信道中，与上述最后检出了帧图形的信道中上述帧图形的检出时序同步，从上述串并行转换电路输出进行了字节或字校准的并行数据信号；在上述最后检出了帧图形的信道以外的信道中，与上述最后检出了帧图形的信道中上述帧图形的检出时序同步，从上述寄存器阵列输出进行了字节或字校准的并行数据信号。
在本发明所涉及的装置中，还具有上述多个信道的发送电路，上述发送电路具有串并行转换电路，该串并行转换电路，用对上述装置内时钟信号进行相位调整后的上述分频时钟信号，将并行数据转换成发送串行数据，来自上述串并行转换电路的输出，被输出到串行传输路线。
根据本发明，在多信道高速接口中，能够以低等待时间实现信道间的延迟补偿、帧同步，并能够低消耗电力和小面积来实现。其理由如下。即，在本发明中，是通过使各信道的串并行转换用的分频时钟信号的时序与装置内的进行了时序配合的CTS时钟信号配合，来调整各信道间的延迟。还因为，根据本发明，以多个信道中最后的帧头的检出时序为基准，对CTS时钟信号、串并行转换用的分频时钟的时序进行调整，从而实现所有信道间的延迟、在所有信道间的帧同步的调整，而不会使控制和构成变得复杂化。
另外，根据本发明，串并行转换电路等的构成也不需要特殊的构成，而是在最后检出了帧图形的信道中该帧图形被检出的时序之前，将先行的信道的并行数据，存储在寄存器阵列中，然后在最后的信道中帧头被检出的时刻，同时从各信道输出帧同步后的并行数据，也不需要高速FIFO(First In First Out，先进先出)等，从而既实现了低等待时间，又抑制了电力消耗和电路面积的增加。
附图说明
图1是表示本发明一实施方式整体构成的一例的图。
图2是表示本发明一实施例的构成的图。
图3是表示本发明一实施例的相移电路的构成的图。
图4是表示本发明一实施例的沿检出电路的构成的图。
图5是用于说明本发明一实施例的操作的时序图。
图6是用于说明本发明一实施例的操作的时序图。
图7是用于说明本发明一实施例的操作的时序图。
图8是用于说明本发明一实施例的操作的时序图。
图9是用于说明本发明一实施例的操作的时序图。
图10是表示现有的信道同步电路的图。
图11是表示现有的帧同步电路的图。
具体实施方式
对本发明的实施方式进行说明。本发明的一种实施方式所涉及的同步装置，优选的是，具有接收电路，该接收电路被安装在半导体集成电路装置上，从传输路线接收多信道(N信道)的串行数据，进行串并行转换并输出。图1是表示本发明的一种实施方式的主要部分构成的图。参照图1，PLL(Phase Locked Loop，锁相环)电路20，是输入系统时钟SCLK并生成装置内时钟的时钟生成电路。PLL电路20的输出，在分频电路21进行分频，并经由CTS(时钟树合成)缓冲器30，分配到半导体集成电路装置内。来自CTS缓冲器30的时钟信号(也称“CTS时钟信号”)，作为半导体集成电路装置内的芯时钟信号，分配给目的的时钟供给部位。时钟树合成，通过在布局上自动合成的缓冲树供给时钟，其用途在于例如使在输出端的大的时钟时滞变为最小。也就是说，设定成：使从时钟源(PLL20、分频电路21)供给到接收电路101～10N的CTS时钟信号的时滞变为最小。
PLL电路20的输出，被供给到多个信道(1ch～Nch)的时钟和数据恢复电路11。
分频电路13，对从时钟和数据恢复电路11输出、与接收数据同步后的恢复时钟信号进行分频。
串并行转换电路12，用来自分频电路13的分频时钟信号，对从时钟和数据恢复电路11输出的数据信号(串行数据)进行串并行转换。串并行转换电路12，以1:8进行并行转换(将1位串行数据转换成8位并行数据)时，以例如恢复时钟信号的8分频时钟信号进行并行转换。另外，串并行转换电路12，通过2:12(偶数位1:6，奇数位1:6)的转换，转换成共12位的并行数据时，用例如恢复时钟信号的6分频时钟信号分别进行并行转换。
相位检测和校准电路14，根据从分频电路13输出的分频时钟信号(多相时钟)，检测输入到接收电路10的CTS时钟信号的转变时刻，并根据该转变时刻的检测结果信息，进行调整，使对恢复时钟信号进行6分频后的分频时钟信号与输入的CTS时钟信号的相位差最小。例如，进行相位调整，使相位差控制在±1UI(Unit Interval，单位区间)内。
另外，在各信道的相位检测和校准电路14中，供给的CTS时钟信号，分别在半导体集成电路装置设计时，介于装置内自动配置的CTS缓冲器30间，因此CTS时钟信号间的时滞为调整完毕。在各信道中，通过对各信道内的分频时钟信号进行调整，使之与时滞被调整后的CTS时钟信号的相位一致，而将各信道间的分频时钟信号的时序相位调整为一致，由此对信道间的延迟(时滞)进行调整。也就是说，供给到N个接收电路101～10N的相位检测和校准电路14的N条CTS时钟信号中，在半导体集成电路装置设计时，已经使时滞最小化，是用时滞经过调整后的CTS时钟信号作为用于信道间同步的基准时钟。所述的构成，形成本发明的主要特征之一。
然后，用相位调整成CTS时钟信号的分频时钟信号，将从串并行转换电路12输出的并行数据，顺次传送给寄存器阵列16。寄存器阵列16由寄存器组构成，该寄存器组，以输入的分频时钟信号(被调整为相位与CTS时钟信号一致)作为取样时钟，对从串并行转换电路12或前级寄存器并行输出的数据进行取样并输出。
帧头检测部17，在从串并行转换电路12输入到寄存器阵列16的信号中检测出帧图形时，输出帧检出信号。另外，帧图形也可以是上述在高速接口中使用的字节、字校准用的逗点码。也就是说，与帧头的时序同步输出进行了字节或字校准的并行数据。
另外，从串并行转换电路12输入到寄存器阵列16的并行信号的起始，不限于与帧头(帧的起始的帧图形)的起始位一致。因此，帧头检测部17，有时也会从横跨多字节(字)间的位信号中检出帧头(即，有时也进行横跨寄存器阵列16中存储的信号的图形匹配)。或者，帧图形当然也可以是多个字长。帧头检测部17，在检出了帧图形时，输出帧检出信号。
最后帧头检测部40，相对于所有信道的接收电路101～10N共用地被设置，对所有信道的接收电路101～10N中最后检出了帧检出信号的信道进行检测。最后帧头检测部40，在接收到来自各信道的帧头检测部17的帧检出信号时，按照例如接收的顺序，存储在未图示的寄存器等中，检出所有信道中最后检出了帧检出信号的信道。
时序控制部50，相对于所有信道的接收电路101～10N共用地被设置，接收来自最后帧头检测部40的检出信息，根据N个信道中最后的帧头检出时序和其他信道的帧头检出时序，求取各信道的帧头检出时序和最后的帧头检出时序的时间差。然后，对CTS时钟信号和各信道的分频时钟信号的时序进行调整，使最后检出了帧的信道的帧头的并行输出时序和之前的各信道的帧头的并行输出时序一致，由此进行帧同步的时序调整。
在本实施方式中，时序控制部50，分别对各信道发送时序调整信息，各信道中的超前信号生成电路15，根据时序调整信息，指示分频电路13对分频时钟信号的时序进行调整，且还向相位检测校准电路14发送时序调整信息，该相位检测校准电路14向寄存器阵列16供给分频时钟信号。此时，对于最后检出了帧头的信道，优选的是，对该最后检出了帧头的信道的分频电路13，进行分频时钟信号的时钟周期的调整，以使得从串并行转换电路12并行输出的并行数据信号，在帧同步的状态下输出，并直接经由选择器18输出。
更详细的说，使分频电路13中的时钟计数数(计数周期)临时可变，以使得从串并行转换电路12并行输出的字节或字数据，与帧头的时序检出一致(从而达到帧同步)。例如，在分频电路13中，仅在1个周期将计数数(计数周期)减少预定周期(x周期)，就能够使之前进相应x周期的量。同样地，在其他的信道的分频电路13中也减少相应x周期的量。进而，在输出CTS时钟信号的分频电路21中，也进行将6分频用的计数器数6减少x周期、使之前进x时钟周期的控制。
另外，上述时序调整，一般在接收电路接收调整用的信号时进行。
在进行了上述时序调整的状态下，在将最后的帧头(帧图形)以进行了字节或字校准的状态从串并行转换电路12输出之前的期间，先行的其他信道的并行数据，被保存在各自信道的寄存器阵列16上，在将最后的帧头(帧图形)以进行了字节或字校准的状态从串并行转换电路12输出时，与此同步，将进行了帧同步的信号(进行了字节或字校准的并行数据)，从各信道的寄存器阵列16的预定的位置，经由选择器18同时并行输出。也就是说，在最后检出了帧头的信道的选择器18，将来自串并行转换电路12的并行输出直接选择输出，先行的其他信道的选择器18，将相当于由时序控制电路50计算的时间差(时钟数部分)的数据，存储在寄存器阵列16中，该时间差是相对于在最后检出了帧头的信道中帧头被检出之前的时刻而言，然后从存储了该时间差数部分的起始，经由选择器18，并行输出1字节或字。
根据所述的构成，实现各信道中的帧同步、以及帧同步后的信号的信道间延迟的调整，而且，延迟在表面上只是选择器18的传播延迟时间，从而实现了等待时间的缩短。
作为比较例，在各信道中，从串行传送的数据信号生成恢复时钟信号，并根据该恢复时钟信号的分频时钟，进行字节或字校准为并行数据，在这种构成中，在将恢复时钟信号转换到装置内的PLL时，如果用FIFO(以写入时钟为恢复时钟信号，以读出时钟为PLL时钟)，在生成FIFO读出地址、写入地址的计数器部的延迟就会成为问题。例如，1:12串并行转换电路(对偶数位数据以1:6进行串并行转换，对奇数位数据以1:6进行串并行转换)的情况下，FIFO的等待时间一般为分频时钟(6分频时钟)的两至三倍，如果以恢复时钟信号的1周期为2UI，就是24～36UI。另外，在将FIFO配置在串并行转换电路的前级时，需要更高速FIFO、驱动该高速FIFO的时钟的更高速化，并不现实。下面，根据实施例对本发明进行说明。
[实施例1]
图2是表示本发明实施例的一种构成的图。另外，在图2中，由于作图的情形，表示1个信道的收发电路和信道共用的电路。
参照图2，PLL(Phase Locked Loop，锁相环)电路20，输出与系统时钟SCLK相位同步后的时钟信号。
PLL电路20的输出时钟信号，被输入到分频电路21，并输出分频时钟(CTS CLK)。分频电路21，由接收时钟信号并计数的6进制的约翰逊计数器构成，接收作为控制信号的超前(Advance)信号后，使计数器的计数值可变。
分频时钟信号(CTS CLK)，被供给到时钟树合成缓冲器(CTS缓冲器)30。该CTS缓冲器30的配置，根据延迟模拟的结果等，在布局设计时自动配置。
另外，PLL电路20的输出时钟，被供给到生成多相时钟的分频电路110。分频电路110，将相位相互以等间隔分离而形成的分频多相时钟输出。来自分频电路110的多相时钟，被供给到相移电路(相位插补器)111。
相移电路(相位插补器)111，根据从CDR(Clock and DataRecover，时钟和数据恢复)控制电路113供给的控制信号，输出多相时钟，该多相时钟输出与将输入信号的相位差进行内分后的相位相对应的信号。相移电路111，例如如图3所示，并联安装有：开关电路，以多相时钟为输入，对输出到各插补器的信号对进行选择；和多个相位插补器(Int.1～Int.8)，输出对来自开关电路的两个输出的相位差进行内分后的相位的输出信号。图3的解码器，与图2中CDR控制电路113内的解码器相对应。
相移电路(相位插补器)111的输出，被供给到取样电路112。取样电路112，包含并联连接的触发器，各触发器，差动接收互补的接收信号RXT、RXC，并接收差动输出的接收器104的输出，从相移电路111以对应的取样时钟进行接收，并进行锁存输出。
CDR控制电路113具有：双向计数器，输入取样电路112的触发器的输出，当触发器的输出为逻辑0的时候增，为逻辑1的时候减；滤波器，对双向计数器的输出进行时间平均；和控制电路，输入滤波器的输出并进行解码，将控制相位的信号(相位插补器的内分比)供给到相移电路111。另外，由分频电路110、相移电路111、取样电路112和CDR控制电路113，构成时钟和数据恢复电路。另外，没有特别进行限制，作为时钟和数据恢复电路，可采用例如专利文献4中所记载的构成。
在由取样电路112的多个触发器取样的接收数据信号中(图中为4个)，多相时钟的180度相位不同的2个的数据信号，作为从时钟和数据恢复电路输出的数据信号(偶数、奇数位的数据信号)输出。
在本实施例中，由取样电路112、相移电路111、分频电路110和CDR控制电路113构成的时钟和数据恢复电路，起接收侧的多路分解器的作用，其生成接收数据、恢复时钟信号，并将来自接收器104的接收串行数据多路分解成1:2并进行2并行输出，该时钟和数据恢复电路与图2中发送侧的多路复用器137相对应，该多路复用器137将2位并行信号多路复用为串行数据后输出给串行传送路线。
在本实施例中，来自时钟和数据恢复电路的取样电路112的2位并行数据，经由选择器114，被供给到串并行转换电路116。另外，图2的串并行转换电路116，与图1的串并行转换电路12相对应。
供给到串并行转换电路116的转换用的时钟，是对选择器119的输出由分频电路117进行6分频后的分频时钟信号。分频电路117与图1的分频电路13相对应。在本实施例中，分频电路117，由例如约翰逊计数器构成，对恢复时钟信号进行6分频，生成等间隔相位相互分开的多相时钟。
另外，对于图2所示的构成，选择器119，为再同步模式时，输出PLL电路20的时钟(分频时钟信号)；为调整时序的再定时模式时，输出相移电路111的输出时钟信号。另外，也可以为以下构成：省略选择器119，将相移电路111的输出时钟供给到分频电路117。
沿检出器(EDGE DET)118，具有多个触发器，该多个触发器共同输入来自配置在LSI内的CTS缓冲器30的CTS时钟信号(CTSCLK)，这些触发器，通过分别输入来自分频电路117的相位相互不同的分频时钟，并对CTS时钟信号进行取样，来检出CTS时钟信号的沿。沿检出器118，例如如图4所示，由6个触发器构成，该6个触发器将CTS时钟信号(CTS CLK)共同输入到数据端子，分别以来自分频电路(多相分频时钟生成电路)117的相位各异的分频时钟CLK1、CLK2、…CLK6为输入。
在图5中，表示了对PLL电路20的输出时钟信号(PLL clock)进行6分频后的CTS时钟信号(CTS CLK)(也称LSI芯时钟)、和从信道1到信道N的恢复时钟信号(Serdes clock)的6分频时钟信号(1ch6div H0～Nch 6div H0)。当6个触发器的取样输出为“001110”(图2的Edge[5，0]的信息)时，判定分频电路117的第3相时钟的上升的时序离CTS时钟信号的上升沿最近、第6相时钟的上升的时序离CTS时钟信号的下降沿最近。
沿检出校准电路(Edge Detection 6Div align to CTS CLK)120，用沿检出结果Edge[5，0]，将恢复时钟信号的6分频时钟的相位校准成CTS时钟信号(CTS CLK)的相位。也可以例如根据由沿检出电路118检出的信息，将与CTS时钟信号的上升沿对应的上升沿的分频时钟用作串并行转换用的6分频时钟(6div H0)。沿检出电路118和沿检出校准电路120，构成图1的相位检测和校准电路14。
图6表示在图2的沿检出校准电路120中校准成CTS时钟信号后的1ch～Nch的6分频时钟(lch 6div H0～Nch 6div Ho)。PLL时钟信号(PLL clock)是PLL电路20的输出时钟信号，CTS时钟信号是来自CTS缓冲器30的输出时钟信号。Serdes时钟是与接收串行数据同步的恢复时钟信号。CTS时钟信号和Serdes时钟以±1UI(单位区间)校准，分频时钟信号与CTS时钟信号进行校准。
由图2的沿检出及校准电路120校准后的分频时钟，被输入到超前信号生成电路121。超前信号生成电路121，将分频时钟作为寄存器阵列122的传送时钟输出。
在各个信道中，来自串并行转换电路116的并行输出(6位ODD数据、6位EVEN数据被并行校准后的共12位)，作为RXDATA[11，0]输出，并被顺次写入寄存器阵列122(与图1的16相对应)。
在图2中，寄存器阵列122(与图1的16相对应)，没有特别进行限制，此处分别将相应并行6位的触发器以4级级联方式进行连接。另外，级联方式的级数，当然也可以不是4。另外，在图2中，为了简便起见，寄存器阵列122仅对6位偶数数据进行了表示。
来自串并行转换电路116的12位并行数据(RXDATA[11，0])和寄存器阵列122的各级触发器的12位输出的各级信号(12×4位)的合计，被并行输入到帧头检测部(Frame Head detection)123。帧头检测部123，与图1的帧头检测部17相对应，相对于输入的位列，与帧同步信号(例如12位)进行图形匹配，进行帧头的检出。图形检出可参照例如上述专利文献1。另外，也可以对6位偶数数据、6位奇数数据分别逐个比较。另外，下面为了说明的简便起见，代替偶数6位、奇数6位的12位数据，对通过与6位偶数数据0、2、4、6、8、10的图形匹配来检出帧头的例子进行说明。
图7是用于说明帧头检出情况的时序图。表示了PLL时钟信号(PLL clock)、CTS时钟信号、Serdes时钟信号、接收串行数据(与上升沿对应的偶数数据)和来自串并行转换电路116的6位并行输出。来自串并行转换电路116的6位并行输出，与各信道的6分频时钟同步被并行输出。另外，如图7所示，各信道的6分频时钟(1ch 6divH0～Nch 6div Ho)，被调整为与作为LSI芯时钟的CTS时钟信号相位一致，从而相位相互一致。
参照图2和图7对本实施例中的帧图形检出操作进行说明。关于信道1(1ch)的数据，在时序t1的6分频时钟信号(1ch 6div H0：与CTS时钟信号相位同步)的上升处，并行数据“*、0、2、4、6、8”(其中，*是0之前的偶数数据)从串并行转换电路116输出，并被传送到寄存器阵列122的第一级，在t2的6分频时钟信号的上升处，下面的并行数据“10、*、*、*、*、*”(其中，*是接在10后面的偶数数据)被传送到寄存器阵列122。
接收时序t2的分频时钟信号后，在帧头检测部123，通过“0、2、4、6、8、10”的图形匹配而检出帧图形。
关于信道2(2ch)的数据，在时序t2的6分频时钟信号(2ch 6divH0)的上升处，并行数据“*、*、*、*、0、2”被传送到寄存器阵列122，在时序t3的分频时钟信号的上升处，并行数据“4、6、8、10、*、*：”从串并行转换电路116输出，并被传送到寄存器阵列122。在本例中，信道2(2ch)的接收串行数据列，比信道1滞后9个时钟。
接收时序t3的分频时钟信号(2ch 6div H0)后，从串并行转换电路116并行输出“4、6、8、10、*、*”，根据该并行数据的一部分“4、6、8、10”与之前输出并存储在寄存器阵列122中的“0、1、2”数据的连接，在信道2的帧头检测部123，通过“0、2、4、6、8、10”的图形匹配而检出帧图形。
关于N信道的数据，在时序t1的分频时钟信号(Nch 6div H0)的上升处，并行数据“*、*、*、*、*、0”被传送到寄存器阵列122，在t2的分频时钟信号的上升处，并行数据“2、4、6、8、10、*”被传送到寄存器阵列122。在本例中，信道N的接收数据位列，比信道1滞后4个时钟。比信道2超前5个时钟。
接收时序t2的分频时钟信号(Nch 6div H0)后，根据该并行数据的一部分“2、4、6、8、10”与之前输出并存储在寄存器阵列122中的“0”的连接，在信道N的帧头检测部123，通过“0、2、4、6、8、10”的图形匹配而检出帧图形。
从各信道的帧头检测部123输出的帧检出信号，被输入到检出电路40，该检出电路40检出最后检出了帧头的信道。
该检出电路40，输入分别从1～N信道的帧头检测部123输出的帧检出信号，判别最后输出帧检出信号的信道，从而检出滞后。
对于图7的情况，信道2(2ch)是最后输出帧检出信号的信道，信道2的接收串行数据列，相对于信道1的接收串行数据列滞后9个时钟周期，相对于信道N的接收串行数据列滞后5个时钟。
时序控制电路50，使各信道的6分频时钟信号(6div Ho等)、和CTS时钟信号与最滞后信道的帧头的时序配合。更详细的说，时序控制电路50，对各信道的超前信号生成电路121(对应图1的超前信号生成电路15)供给时序调整用的控制信号。
超前信号生成电路121，对分频电路117生成用于使6分频时钟信号前进的控制信号(Advance)。时序控制电路50，对分频电路21输出用于使CTS时钟信号前进的信号(Advance)。
在各信道，以最后检出的帧头的输出时序为基准来调整时序。例如，在信道2，在分频电路117中，根据控制信号Advance，6分频时钟前进2个时钟。此时，分频电路117进行以下控制：在接收控制信号Advance后，只在一个周期以计数周期4进行计数，接着使之恢复到计数周期6。如此，图7的信道2的帧头的开始时刻与分频时钟信号(2ch 6div Ho)的上升时序就会一致。对于其他信道的分频电路117也一样，使分频时钟信号前进2个时钟。
图8表示在分频时钟信号、CTS时钟信号与最后的帧图形(帧头)的检出时序配合的情况下，信道1、2、…N中的接收串行数据、从串并行转换电路输出的并行数据。在信道2，时序t3中来自串并行转换电路16的并行数据输出，为0、2、4、6、8、10的6位数据，并行输出在帧头进行校准。之后，根据6分频时钟信号输出的并行数据输出为帧同步。
选择器125，与图1的选择器18相对应，对寄存器阵列122的节点上的数据取出进行选择，以便与最后检出帧图形的信道的帧图形检出时序相配合，对来自其他信道的输出并行数据进行字节或字校准并输出。也可以将选择器125与帧头检测部123一体构成(因为输入的并行数据组相同)。
在各信道的寄存器阵列122中，在由该信道检出帧图形之后、由最后信道检出帧图形之前的期间，对从该信道的串并行转换电路116输出的并行数据全部进行存储。寄存器阵列122的级数，可考虑信道间的帧的最大延迟等而设定。
如图9所示，在分频时钟信号的时序与最后的帧图形的检出时序配合的状态下，信道2的帧头的6位数据，与分频时钟信号(2ch 6divH0)的1时钟周期准确地同步(时序t2～t3)。因此，信道2的串行的6位数据，从串并行转换电路116并行输出，在传送到寄存器阵列122之前的阶段的6位并行数据，经信道2的选择器125选择后输出。
另一方面，信道1的串行的6位数据，从信道1的串并行转换电路116并行输出，并被写入信道1的寄存器阵列122。在信道1的选择器125，选择从寄存器阵列122的输入侧开始的第2级从上数第3行到第6行的3位数据、和从输入侧开始的第1级从上数第1行到第3行的3位数据，并连接成6位后进行并行输出。也就是说，在信道2的帧图形从串并行转换电路116并行输出的时刻，从信道1的选择器125也会有信道1的帧图形并行地进行字节或字校准后输出。
同样地，信道N的串行的6位数据，从信道N的串并行转换电路116并行输出，并被写入信道N的寄存器阵列122，在信道1的选择器125中，选择从输入侧开始的第1级从上数第2行到第6行的5位数据、和输入侧从上数第1行的节点的1位数据，并连接成6位后进行并行输出。也就是说，在信道2的帧图形并行输出的时刻，从信道1的选择器125也会有信道N的帧图形并列地经过字节或字校准后输出。之后，从各信道也会帧同步地，经过字节或字校准后输出。
在本实施例中，选择器125的延迟大致为2UI。与FIFO(First InFirst Out，先进先出)不同，根据本实施例，在寄存器阵列122中不需要读出时钟(读出地址生成用的计数器电路)。如此，与FIFO(如上所述，延迟为12～24UI)不同，根据本发明，等待时间大幅度降低。所述构成形成本发明的特征之一。
另外，在图2中，消除时滞(デスキュ一)用的节点选择电路126，接收来自帧头检测部123的帧检测信号、和最后帧头的检出电路40的输出(最后检出帧头的信道中的帧头检出时序信息)，并接收串并行(SP)转换用的分频时钟信号，将对发送电路中锁存电路的锁存时序相位、和帧使能的时序相位进行可变控制的信号供给到相位选择信号生成电路130。这是为了，在接收电路101～10N中，对各信道间的时滞进行调整之后，从发送电路侧将并行数据转换成串行数据并输出到串行传送路线时，进行时滞调整控制，选择时滞调整电路131中的节点。时滞调整电路131，在由电路126指定了帧使能信号(FRenable)的节点，从选择器选择输入信号，在后级的选择器中选择触发器的输出。以此来控制信号帧使能(FRenable)的时序(延迟)。另外，消除时滞用的节点选择电路126，对相位选择信号生成电路130进行控制，输出对发送电路中的锁存时序相位进行控制的信号LT Phase、和对帧相位进行控制的信号FRphase。当信号LT Phase为激活状态时，来自分频电路117的分频时钟经由电路134而在锁存电路132中进行锁存，并作为信号FRenable输入到选择电路136。在选择电路136中，当信号FRenable为激活状态时，将来自12:2并串行转换电路133的2位数据输出到多路复用137。在多路复用器137中，将2位转换成1位并行数据。转换后的并行位数据，经由预加重电路(增强信号逻辑变化时输出信号振幅、改善接收侧波形的电路)138、差动输出驱动器139，以差动方式从发送数据端子TXT、TXC输出。
另外，与本发明的主题没有直接关系，来自基准电压电路(Vref)103的基准电压，被供给到由差动电路构成的接收器104、驱动器139。另外，选择器114，将来自取样电路112的信号输出到串并行转换电路116；为再同步模式时，将在再同步电路115进行再同步后的数据输出到串并行转换电路116。奇偶检查电路124，进行奇偶的检查。对CDR控制电路113进行控制，使偶数数据在时钟的上升沿取样，奇数数据在时钟的下降沿取样。来自PLL电路20的信号LOCKPLL是表示PLL为锁定状态的信号。
以上参照上述实施例对本发明进行了说明，但本发明并不仅限于上述实施例的构成，勿庸置疑，本发明包括在本发明的范围内本领域技术人员可能得到的各种变形和修改。

Claims (20)

1.一种同步装置，对应多个信道具有多个接收电路，该多个接收电路，输入多个信道的接收串行数据，并对各自信道的上述接收串行数据进行串并行转换后输出，该同步装置的特征在于，
上述多个信道的上述接收电路分别具有以下电路：至少使在上述串并行转换中使用的时钟信号，与供给到上述接收电路、且对上述多个信道的接收电路的时钟输入端中的时滞进行了调整的装置内时钟信号的相位配合，确保上述多个信道间的同步。
2.根据权利要求1所述的同步装置，其特征在于，
上述接收电路，具有：时钟和数据恢复电路，从接收串行数据生成数据信号和恢复时钟信号；和串并行转换电路，根据对上述恢复时钟信号进行分频后的分频时钟信号，对从上述时钟和数据恢复电路输出的数据信号进行串并行转换，接收电路，检出在上述接收串行数据中插入的帧图形，并输出与上述帧图形同步的并行数据信号，
上述多个信道的上述接收电路，分别至少使在上述串并行转换中使用的上述分频时钟信号，与供给到上述接收电路、且在上述多个信道的上述接收电路的时钟输入端中的时滞经过调整后的装置内时钟信号的相位配合，确保上述多个信道间的同步。
3.根据权利要求2所述的同步装置，其特征在于，
还具有一种进行以下控制的电路：以最后检出了帧图形的信道的帧图形的检出时序为基准，使上述各信道的上述接收电路中的上述分频时钟信号、与上述装置内时钟信号的时序相位配合，
上述各信道的上述接收电路具有保存并行数据信号的寄存器阵列，所述并行数据信号，是在从上述接收电路中帧图形的检出时刻到在最后检出了帧图形的信道中帧图形的检出时刻之间被接收、并由上述串并行转换电路转换而成，
在上述最后检出了帧图形的信道，与上述帧图形被检出的时序同步地，从上述多个信道的上述接收电路同时输出对字节或字进行了校准的并行数据信号。
4.一种同步装置，接收多个信道的数据，进行信道间同步和帧同步，其特征在于，
对于多个信道，分别具有：
时钟和数据恢复电路，输入由从自装置内的时钟源输出的时钟信号生成的多相时钟信号、和信道的接收数据信号，生成数据信号、和恢复时钟信号；
第一分频电路，输入上述恢复时钟信号，生成其分频时钟；
相位检测控制电路，检测来自上述第一分频电路的分频时钟信号的相位、和作为对来自上述时钟源的时钟信号进行分频后的时钟信号、而被供给到装置内并进行了时滞调整的装置内时钟信号的相位差，并进行控制，以使上述分频时钟信号和上述装置内时钟信号的相位大致一致；
串并行转换电路，接收来自上述第一分频电路的上述分频时钟信号，并将从上述时钟和数据恢复电路输出的数据信号转换成并行数据；
寄存器阵列，将从上述串并行转换电路输出的并行数据按预定的级数进行保存；和
帧检出电路，从上述串并行转换电路、或者从上述串并行转换电路和上述寄存器阵列的输出信号，检测帧图形，并输出帧检测信号，
相对于上述多个信道共同具有：
检出电路，接收来自上述各信道的上述帧检出电路的帧检测信号，并检出在上述多个信道中最后检出了帧图形的信道；和
时序控制电路，进行偏差调整控制，使上述最后检出了帧图形的信道的帧头的时序、和上述装置内时钟信号的相位、上述信道的接收电路中的上述分频时钟信号的相位大致一致，
在上述最后检出了帧图形的信道中，在上述帧图形从上述串并行转换电路被并行输出之前，从其他信道的上述串并行转换电路输出的并行数据信号，分别被保存在上述其他信道的上述寄存器阵列中，
在上述各信道的上述接收电路中，以上述最后检出了帧图形的信道的帧图形的检出时序为基准，同时输出进行了帧同步的并行数据信号。
5.根据权利要求4所述的同步装置，其特征在于，
具有对来自上述装置内的时钟源的时钟信号进行分频的第二分频电路，
供给到上述各信道的接收电路的上述装置内时钟信号，是经由CTS缓冲器调整了时钟间的时滞的CTS时钟信号，所述缓冲器，与上述接收电路安装在同一芯片上，传播来自上述第二分频电路的分频时钟信号。
6.根据权利要求4所述的同步装置，其特征在于，
进行以下控制：
调整上述最后检出了帧图形的信道的上述第一分频电路的上述分频时钟信号的时序相位，使之与上述最后检出了帧图形的信道中的帧图形检出时序一致，并使其他信道的上述第一分频电路的上述分频时钟信号以及上述装置内时钟信号的时序相位，也与上述最后检出了帧图形的信道的帧图形的检出时序一致。
7.根据权利要求4所述的同步装置，其特征在于，
上述第一分频电路，由以上述恢复时钟信号为输入的计数器构成，在来自上述时序控制电路的控制下，在上述最后检出了帧图形的信道中，上述计数器的计数周期被设定为临时可变，以使得与上述帧图形的检出时序同步，从上述串并行转换电路输出进行了字节或字校准的并行数据信号。
8.根据权利要求5所述的同步装置，其特征在于，
上述第二分频电路，由计数器构成，在来自上述时序控制电路的控制下，在上述最后检出了帧图形的信道中，上述计数器的计数周期被设定为临时可变，以使得与上述帧图形的检出时序同步，从上述串并行转换电路输出进行了字节或字校准的并行数据信号。
9.根据权利要求5所述的同步装置，其特征在于，
上述第一分频电路生成相位相互各异的多相分频时钟信号，
在上述各信道还具有沿检出电路，输入上述CTS时钟和上述多相分频时钟信号，用上述多相分频时钟信号检出上述CTS时钟的转变沿，
对在上述串并行转换中使用的分频时钟信号的相位进行调整，使之与上述CTS时钟的相位最一致。
10.根据权利要求4所述的同步装置，其特征在于，
在上述各信道还具有选择电路，在上述最后检出了帧图形的信道中，与上述最后检出了帧图形的信道中上述帧图形的检出时序同步，从上述串并行转换电路输出进行了字节或字校准的并行数据信号；在上述最后检出了帧图形的信道以外的信道中，与上述最后检出了帧图形的信道中上述帧图形的检出时序同步，从上述寄存器阵列输出进行了字节或字校准的并行数据信号。
11.根据权利要求4所述的同步装置，其特征在于，
还具有上述多个信道的发送电路，
上述发送电路具有串并行转换电路，该串并行转换电路，用对上述装置内时钟信号进行相位调整后的上述分频时钟信号，将并行数据转换成发送串行数据，
来自上述串并行转换电路的输出，被输出到串行传输路线。
12.根据权利要求11所述的同步装置，其特征在于，
具有以下电路：根据本信道的帧检测信号和最后检出了帧图形的信道的帧图形检出时序信息，对上述发送串行数据的时序进行调整。
13.一种半导体装置，对应多个信道具有多个接收电路，该多个接收电路，输入多个信道的接收串行数据，并对各自信道的接收串行数据进行串并行转换，将其转换成并行数据信号，该半导体装置的特征在于，
上述多个信道的上述接收电路分别具有以下电路：至少使在串并行转换中使用的时钟信号，与分别供给到各信道的上述接收电路、且经由设置在上述半导体装置内的CTS缓冲器对多个上述接收电路的时钟输入端中的时滞进行了调整后CTS时钟信号的相位配合，确保多个信道间的同步。
14.根据权利要求13所述的半导体装置，其特征在于，
上述接收电路，具有：时钟和数据恢复电路，从接收串行数据生成数据信号和恢复时钟信号；和串并行转换电路，根据对上述恢复时钟信号进行分频后的分频时钟信号，对从上述时钟和数据恢复电路输出的数据信号进行串并行转换，上述接收电路，检出在上述接收串行数据中插入的帧图形，并输出与上述帧图形同步的并行数据信号，
在上述多个信道的上述接收电路中分别具有以下电路：至少使在串并行转换中使用的上述分频时钟信号，与分别供给到各信道的上述接收电路、且经由设置在上述半导体装置内的CTS缓冲器对多个上述接收电路的时钟输入端中的时滞进行了调整后CTS时钟信号的相位配合，确保多个信道间的同步。
15.根据权利要求14所述的半导体装置，其特征在于，
还具有一种进行以下控制的电路：以最后检出了帧图形的信道的帧图形的检出时序为基准，使上述各信道的上述分频时钟信号与上述CTS时钟信号的时序相位配合，
上述各信道的上述接收电路具有寄存器阵列，所述寄存器阵列，保存在从上述接收电路中帧图形的检出时刻到最后检出了帧图形的信道中帧图形的检出时刻之间接收的数据，
在上述最后检出了帧图形的信道，与上述帧图形被检出的时序同步，从上述多个信道的接收电路同时输出对字节或字进行了校准的并行数据信号。
16.根据权利要求14所述的半导体装置，其特征在于，
在上述各信道的接收电路中，具有生成上述分频时钟信号的分频电路，上述分频电路，由以上述恢复时钟信号为输入的计数器构成，在上述最后检出了帧图形的信道中，上述计数器的计数周期被设定为临时可变，以使得与上述帧图形的检出时序同步，从上述串并行转换电路输出进行了字节或字校准的并行数据信号。
17.根据权利要求14所述的半导体装置，其特征在于，
具有分频电路，对来自构成时钟源的PLL电路的时钟信号进行分频，生成上述CTS时钟，上述分频电路由计数器构成，在上述最后检出了帧图形的信道中，上述计数器的计数周期被设定为临时可变，以使得与上述帧图形的检出时序同步，从上述串并行转换电路输出进行了字节或字校准的并行数据信号。
18.根据权利要求14所述的半导体装置，其特征在于，
在上述各信道的接收电路中，具有生成上述分频时钟信号的分频电路，上述分频电路，生成相位相互各异的多相分频时钟信号，
具有沿检出电路，输入上述CTS时钟和上述多相分频时钟信号，用上述多相分频时钟信号检出上述CTS时钟的转变沿，
对在上述串并行转换中使用的分频时钟信号的相位进行调整，使之与上述CTS时钟的相位最一致。
19.根据权利要求14所述的半导体装置，其特征在于，
在各信道的接收电路中具有选择电路，在上述最后检出了帧图形的信道中，与上述最后检出了帧图形的信道中上述帧图形的检出时序同步，从上述串并行转换电路输出进行了字节或字校准的并行数据信号；在上述最后检出了帧图形的信道以外的信道中，与上述最后检出了帧图形的信道中上述帧图形的检出时序同步，从上述寄存器阵列输出进行了字节或字校准的并行数据信号。
20.根据权利要求14所述的半导体装置，其特征在于，
具有以下电路：根据本信道的帧检测信号和最后检出了帧图形的信道的帧图形检出时序信息，对上述发送串行数据的时序进行调整。
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