CN113364468A - 串并转换对齐电路及方法 - Google Patents

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周航
吴召雷
范方平
王永辉
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Chengdu Naneng Microelectronics Co ltd
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    • H03M9/00—Parallel/series conversion or vice versa

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  • Theoretical Computer Science (AREA)
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Abstract

本申请公开一种串并转换对齐电路及方法，包括：串并转换模块，其用于响应于第一时钟信号将串行数据接收，响应于第二时钟信号将所接收的串行数据转换成并行数据，其中，所转换成的并行数据的位数为N位，N为正整数；逻辑判断模块，其用于当所转换成的并行数据的所有位数中至少一位的电平与对齐码型的对应位数的电平不相同时生成对齐指示信号，其中，对齐码型是指用于与并行数据对齐的特征码型；时钟生成模块，其用于收到对齐指示信号时将所述第一时钟信号进行N+1分频生成所述第二时钟信号。它能减小功耗和版图资源。

Description

串并转换对齐电路及方法
技术领域
本申请涉及电子电路，具体涉及串并转换对齐电路及方法。
背景技术
在通信过程中，接受器通常需要对齐逻辑来判断从什么bit位置开始，来组成正确的并行数据。而传统的串行数据转为并行数据电路，并没有数据对齐的功能。实现数据对齐的功能还需要额外的增加电路来实现，这样会增加功耗和版图的资源。
发明内容
本申请的目的在于：提供一种串并转换对齐电路及方法。
本申请通过下述技术方案实现：
一种串并转换对齐电路，包括：
串并转换模块，其用于响应于第一时钟信号将串行数据接收，响应于第二时钟信号将所接收的串行数据转换成并行数据，其中，所转换成的并行数据的位数为N 位，N为正整数；
逻辑判断模块，其用于当所转换成的并行数据的所有位数中至少一位的电平与对齐码型的对应位数的电平不相同时生成对齐指示信号，其中，对齐码型是指用于与并行数据对齐的特征码型；
时钟生成模块，其用于收到对齐指示信号时将所述第一时钟信号进行N+1分频生成所述第二时钟信号。
所述逻辑判断模块还用于当所转换成的并行数据的所有位数的电平与对齐码型的对应位数的电平相同时生成对齐完成指示信号；时钟生成模块还用于收到对齐完成指示信号时将所述第一时钟信号进行N分频生成所述第二时钟信号。
所述时钟生成模块包括：
第一分频电路，其用于收到对齐指示信号时将所述第一时钟信号进行N+1分频生成第三时钟信号；
第二分频电路，其用于收到对齐完成指示信号时将所述第一时钟信号进行N分频生成第四时钟信号；
选择器，其用于接收第三时钟信号、第四时钟信号，其用于收到对齐完成指示信号时输出第四时钟信号作为所述第二时钟信号，否则，输出第三时钟信号作为所述第二时钟信号。
一种串并转换对齐方法，包括以下步骤：
响应于第一时钟信号将串行数据接收，响应于第二时钟信号将所接收的串行数据转换成并行数据，其中，所转换成的并行数据的位数为N 位，N为正整数；
当所转换成的并行数据的所有位数中至少一位的电平与对齐码型的对应位数的电平不相同时生成对齐指示信号，其中，对齐码型是指用于与并行数据对齐的特征码型；
收到对齐指示信号时将所述第一时钟信号进行N+1分频生成所述第二时钟信号。
当所转换成的并行数据的所有位数的电平与对齐码型的对应位数的电平相同时生成对齐完成指示信号；收到对齐完成指示信号时将所述第一时钟信号进行N分频生成所述第二时钟信号。
本申请与现有技术相比，具有以下有益技术效果：
本申请将数据对齐功能直接加入到串行数据转并行数据中，实现在串行数据转为并行数据的同时完成了数据对齐的功能，能减小功耗和版图资源。
附图说明
图1为本申请电路的结构示意图。
图2为本申请N为4时的时序图。
图3为本申请N为4时本申请的逻辑判断模块的一种结构示意图。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了相互排斥的特质和/或步骤以外，均可以以任何方式组合，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换，即，除非特别叙述，每个特征为一系列等效或类似特征中的一个实施例而已。
参见图1，本申请众多实施例中的一种串并转换对齐电路，包括串并转换模块S2P、逻辑判断模块S1、时钟生成模块1。
串并转换模块S2P包括串行数据输入端口data_in、clk_in串行数据时钟输入端口clk_in即第一时钟信号clk的输入端口、并行数据时钟输入端口clk_in2即第二时钟信号clk_data的输入端口。串并转换模块S2P用于响应于第一时钟信号clk将串行数据data接收，响应于第二时钟信号clk_data将所接收的串行数据转换成并行数据data_out<N:1>，其中，所转换成的并行数据data_out<N:1>的位数为N 位，N为正整数。
逻辑判断模块S1用于当所转换成的并行数据data_out<N:1>的所有位数中至少一位的电平与对齐码型的对应位数的电平不相同时生成对齐指示信号，其中，对齐码型是指用于与并行数据对齐的特征码型，对齐码型可以根据实际应用需要预先设置。逻辑判断模块S1还用于当所转换成的并行数据data_out<N:1>的所有位数的电平与对齐码型的对应位数的电平相同时生成对齐完成指示信号。具体的，逻辑判断模块S1的数据输入端与串并转换模块S2P的并行数据输出端口data_out电气连接，逻辑判断模块S1的输出端口out1用于输出对齐指示信号或对齐完成指示信号。
时钟生成模块1用于收到对齐指示信号时将所述第一时钟信号clk进行N+1分频生成所述第二时钟信号。时钟生成模块1还用于收到对齐完成指示信号时将所述第一时钟信号进行N分频生成所述第二时钟信号。具体的，时钟生成模块1包括第一分频电路2、第二分频电路3、选择器S2、非门4。
第一分频电路2包括时钟输入端口clk_in1、第三时钟输出端口clk_out1、第一分频器使能信号端口en1。时钟输入端口clk_in1用于输入第一时钟信号clk；第三时钟输出端口clk_out1用于输出第三时钟信号cko1；当第一分频器使能信号端口en1收到高电平时第一分频器2工作，当第一分频器使能信号端口en1收到低电平时第一分频器2不工作。第一分频器使能信号端口en1与非门4的输出端口电气连接，非门4的输入端口与逻辑判断模块S1的输出端口out1电气连接。第一分频电路2用于收到对齐指示信号时将第一时钟信号clk进行N+1分频生成第三时钟信号cko1。
第二分频电路3包括时钟输入端口clk_in2、第四时钟输出端口clk_out2、第二分频器使能信号端口en2。时钟输入端口clk_in2用于输入第一时钟信号clk；第四时钟输出端口clk_out2用于输出第四时钟信号cko2；当第二分频器使能信号端口en2收到高电平时第二分频器3工作，当第二分频器使能信号端口en2收到低电平时第二分频器3不工作。第二分频电路3的第二分频器使能信号端口en2与逻辑判断模块S1的输出端口out1电气连接。第二分频电路3用于收到对齐完成指示信号时将第一时钟信号clk进行N分频生成第四时钟信号cko2。
选择器S2中，第一信号输入端I0与第一分频电路2的第三时钟输出端口clk_out1电气连接，第二信号输入端I1与第二分频电路3的第四时钟输出端口clk_out2电气连接，信号输出端out2与串并转换模块S2P的第二时钟信号clk_data的输入端口电气连接。当选择器S2的控制端sel收到低电平时信号输出端out2输出第一信号输入端I0所输入的信号,当sel收到高电平时信号输出端out2输出第二信号输入端I1所输入的信号。选择器S2的控制端sel与逻辑判断模块S1的输出端口out1电气连接。选择器S2用于接收第三时钟信号、第四时钟信号，其用于收到对齐完成指示信号时输出第四时钟信号作为所述第二时钟信号，否则，输出第三时钟信号作为所述第二时钟信号。
当所转换成的并行数据data_out<N:1>的所有位数中至少一位的电平与对齐码型的对应位数的电平不相同时，串并转换模块S2P输出的并行数据依次为D0—D(N-1)，D(N+1)—D(2N)，D(2N+2)—D(3N+1) ......，以此类推。假设到第X位数据时，所转换成的并行数据data_out<N:1>的所有位数的电平与对齐码型的对应位数的电平相同，此时串并转换模块S2P输出的并行数据依次为D(X-1)—D(X+N-1)，D(X+N+1)—D(X+2N)，D(X+2N+2)—D(X+3N+1) ......，以此类推，得到正确的输出并行数据data_out<N:1>和并行数据时钟clk_data。以此实现串行数据转为并行数据同时完成数据的对齐功能。
本发明的一种串并转换对齐方法，包括以下步骤：
响应于第一时钟信号将串行数据接收，响应于第二时钟信号将所接收的串行数据转换成并行数据，其中，所转换成的并行数据的位数为N 位，N为正整数；
当所转换成的并行数据的所有位数中至少一位的电平与对齐码型的对应位数的电平不相同时生成对齐指示信号，其中，对齐码型是指用于与并行数据对齐的特征码型；
收到对齐指示信号时将所述第一时钟信号进行N+1分频生成所述第二时钟信号。
在一些实施例中，当所转换成的并行数据的所有位数的电平与对齐码型的对应位数的电平相同时生成对齐完成指示信号；收到对齐完成指示信号时将所述第一时钟信号进行N分频生成所述第二时钟信号。
如图2所示为N为4时的时序波形结果。如图3所示为N为4时逻辑判断模块S1的一种实现方式，齐码型为A<N:1>和串并转换模块S2P所转换成的并行数据data_out<N:1>作为异或非门的输入信号，各异或非门的输出信号作为与门的输入信号。逻辑判断模块S1的输入数据为对齐码型为A<4:1>、串并转换模块S2P所转换成的并行数据data_out<4:1>时，当且仅当输入数据data_out<4:1>和A<4:1>的4位位数的电平均一一对应相同时，输出信号out为1即对齐完成指示信号为1，否则输出信号out为0即对齐指示信号为0。开始时，输入第一时钟clk及串行数据data，串行数据data经过串并转换模块S2P后将串行数据data转换成并行数据data_out<4:1>，此时，并行数据data_out<4:1>所有位数中至少一位的电平与对齐码型A<4:1>的对应位数的电平不相同时，逻辑判断模块S1获取并行数据data_out<4:1>后经逻辑判断模块S1判断运算，输出对齐指示信号，逻辑判断模块S1输出的done信号为0（即done等于0时为对齐指示信号），第一分频电路2开始工作，第一分频电路2将第一时钟信号clk进行5分频生成第三时钟信号cko1。选择器S2输出的第三时钟信号cko1，作为第二时钟信号送到串并转换模块S2P的并行数据时钟输入端口clk_in2，此时串并转换模块S2P输出的数据依次为D0—D3，D5—D8，D10—D13 ......以此类推。
直到输出的并行数据data_out<4:1>为D15—D18时，此时并行数据data_out<4:1>的所有位数的电平与对齐码型A<4:1>的对应位数的电平相同，即并行数据data_out<4:1>的第一位数data_out<1>的电平与对齐码型A<4:1>的第一位数A<1>的电平相同，并行数据data_out<4:1>的第二位数data_out<2>的电平与对齐码型A<4:1>的第二位数A<2>的电平相同，并行数据data_out<4:1>的第三位数data_out<3>的电平与对齐码型A<4:1>的第三位数A<3>的电平相同，并行数据data_out<4:1>的第四位数data_out<4>的电平与对齐码型A<4:1>的第四位数A<4>的电平相同，经过逻辑判断模块S1后，输出done信号为1（即done等于1时为对齐完成指示信号），此时第二分频器3开始工作，第二分频器3将第一时钟信号clk进行4分频生成第四时钟信号cko2。且选择器S2的输出第四时钟信号cko2，作为第二时钟信号送到串并转换模块S2P的并行数据时钟输入端口clk_in2，此时串并转换模块S2P的并行输出数据依次为D19—D22，D23—D26 ......以此类推，得到正确的输出并行数据data_out<4:1>和并行数据时钟clk_data。实现串行数据转为并行数据并同时完成数据的对齐功能。
以上所述，仅是本申请的较佳实施例，并非对本申请做任何形式上的限制，凡是依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本申请的保护范围。

Claims (5)

1.一种串并转换对齐电路，其特征在于，包括：
串并转换模块，其用于响应于第一时钟信号将串行数据接收，响应于第二时钟信号将所接收的串行数据转换成并行数据，其中，所转换成的并行数据的位数为N 位，N为正整数；
逻辑判断模块，其用于当所转换成的并行数据的所有位数中至少一位的电平与对齐码型的对应位数的电平不相同时生成对齐指示信号，其中，对齐码型是指用于与并行数据对齐的特征码型；
时钟生成模块，其用于收到对齐指示信号时将所述第一时钟信号进行N+1分频生成所述第二时钟信号。
2.根据权利要求1所述串并转换对齐电路，其特征在于，所述逻辑判断模块还用于当所转换成的并行数据的所有位数的电平与对齐码型的对应位数的电平相同时生成对齐完成指示信号；时钟生成模块还用于收到对齐完成指示信号时将所述第一时钟信号进行N分频生成所述第二时钟信号。
3.根据权利要求2所述串并转换对齐电路，其特征在于，所述时钟生成模块包括：
第一分频电路，其用于收到对齐指示信号时将所述第一时钟信号进行N+1分频生成第三时钟信号；
第二分频电路，其用于收到对齐完成指示信号时将所述第一时钟信号进行N分频生成第四时钟信号；
选择器，其用于接收第三时钟信号、第四时钟信号，其用于收到对齐完成指示信号时输出第四时钟信号作为所述第二时钟信号，否则，输出第三时钟信号作为所述第二时钟信号。
4.一种串并转换对齐方法，其特征在于，包括以下步骤：
响应于第一时钟信号将串行数据接收，响应于第二时钟信号将所接收的串行数据转换成并行数据，其中，所转换成的并行数据的位数为N 位，N为正整数；
当所转换成的并行数据的所有位数中至少一位的电平与对齐码型的对应位数的电平不相同时生成对齐指示信号，其中，对齐码型是指用于与并行数据对齐的特征码型；
收到对齐指示信号时将所述第一时钟信号进行N+1分频生成所述第二时钟信号。
5.根据权利要求4所述串并转换对齐方法，其特征在于，当所转换成的并行数据的所有位数的电平与对齐码型的对应位数的电平相同时生成对齐完成指示信号；收到对齐完成指示信号时将所述第一时钟信号进行N分频生成所述第二时钟信号。
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