CN105591645A - 一种多级串并转换电路 - Google Patents

Abstract

一种多级串并转换电路，其特征在于，所述电路包括：至少三级D触发器组；第一级D触发器组包括n个级联的，具有相同的第一时钟信号的D触发器；第二级D触发器组包括n×m个级联的，具有相同的第二时钟信号的D触发器；第三级D触发器组包括n×m个级联的，具有相同的第三时钟信号的D触发器；第一级D触发器组中，第a个D触发器的输出端，连接到第二级D触发器组中，第a个D触发器的输入端；第二级D触发器组中，第(m-1)×n+a个D触发器的输出端,连接到第二级D触发器组中，第m×n+a个D触发器的输入端；同时连接到第三级D触发器组中，第(m-1)×n+a个D触发器的输入端；其中，n、m和a均为自然数，a≤n。

Description

一种多级串并转换电路

技术领域

本发明涉及数字通信领域，尤其涉及一种应用于串行器/并行器接口中的多级串并转换电路。

背景技术

本发明涉及电子通信领域，串行器/并行器(SERializer/DESerializer，SerDes)。SerDes是一种全数字电路设计的异步数据信号时钟捕获技术，该技术是基于FPGA来设计和实现的。一个标准的SerDes接口主要包括以下几个模块：8b/10b编码器、8b/10b解码器、comma检测器、并串转换器、串并转换器、时钟数据信号恢复(ClockandDataRecovery，CDR)、数字锁相环(PhaseLockedLoop，PLL)等。其中，并串转换器和串并转换器是Serdes设计的重要模块，在整个电路中它们工作速度最快，直接影响输出数据信号的抖动和恢复数据信号的准确性。如并串转换器和串并转换器设计不好，会影响输出信号的误码率。

串并转换器是用来把串行数据信号转换成并行数据信号。经过串并转换器转换，产生并行数据信号经过线驱动器(linedriver)输出，线驱动器可以驱动PCB线、铜缆和光电转换模块(opticalmodule)。并串转换器与串并转换器的功能正好相反，是用来把并行数据信号转换为串行数据信号。

多级串并转换器是通过增加串并转换的级数，减少了工作在高速频率的逻辑数量，进而提高电路最高的工作速率的电路。

在如图1所示的例子中，现有技术提供的直接移位型串并转换器的电路通过两组级联的D触发器将10位的1bit串联信号转换为10bit的并联数据信号。直接移位型串并转换器虽然可以将串联输入的1bit数据信号转换为并联输出的10bit数据信号，但是，该电路工作在高速频率的触发器的位数为10位，工作时的逻辑数量大，并且由于较多的器件工作在最高速度，移位寄存器结构的功耗比较大，使得最高工作速度受到限制。

发明内容

本发明的目的是提供一种应用于串行器/并行器接口中的多级串并转换电路，通过增加串并转换的级数，减少工作在高速频率的逻辑数量，进而提高电路最高的工作速率。

第一方面，本发明实施例提供了一种多级串并转换电路，所述电路包括：至少三级D触发器组；

第一级D触发器组包括n个级联的D触发器，所述n个级联的D触发器具有相同的第一时钟信号CLK₁；

第二级D触发器组包括n×m个级联的D触发器，所述第二级D触发器组中的D触发器具有相同的第二时钟信号CLK₂，其中，CLK₂＝CLK₁/n；

第三级D触发器组包括n×m个级联的D触发器，所述第三级D触发器组中的D触发器具有相同的第三时钟信号CLK₃，其中，CLK₃＝CLK₁/(m×n)；

其中，所述第一级D触发器组中，第a个D触发器的输出端，连接到所述第二级D触发器组中，第a个D触发器的输入端；

所述第二级D触发器组中第(m-1)×n+a个D触发器的输出端，连接到所述第二级D触发器组中第m×n+a个D触发器的输入端；

所述第二级D触发器组中第(m-1)×n+a个D触发器的输出端，连接到所述第三级D触发器组中第(m-1)×n+a个D触发器的输入端；其中，n、m和a均为自然数，a≤n。

优选的，所述第一级D触发器组中除第n个D触发器之外的其余n-1个D触发器，分别根据所述第一时钟信号CLK₁的触发，将当前D触发器输入端的数据信号右移一位，传送至所述第一级D触发器组，与当前D触发器相连接的下一D触发器的输入端。

第二方面，本发明实施例提供了另一种多级串并转换电路，所述电路包括：至少三级D触发器组；

第一级D触发器组包括n个级联的D触发器，所述n个级联的D触发器具有相同的第一时钟信号CLK₁；

第二级D触发器组包括n×m个级联的D触发器，所述第二级D触发器组中的D触发器具有相同的第二时钟信号CLK₂，其中，CLK₂＝CLK₁/n；

第三级D触发器组包括n×m个级联的D触发器，所述第三级D触发器组中的D触发器具有相同的第三时钟信号CLK₃，其中，CLK₃＝CLK₁/(m×n)；

其中，所述第一级D触发器组中，第a个D触发器的输出端，连接到所述第二级D触发器组中第(m×(a-1)+1)个D触发器的输入端；

所述第二级D触发器组中第a个D触发器的输出端，连接到所述第三级D触发器组中第a个D触发器的输入端；

所述第二级D触发器组中第(m×(a-1)+1)个D触发器的输出端，连接到所述第三级D触发器组中第(m×(a-1)+1)个D触发器的输入端；n、m和a均为自然数，a≤n；

所述第二级D触发器组中包括n组级联的D触发器小组；所述D触发器小组中包括m个级联的D触发器。

优选的，所述第一级D触发器组中除第n个D触发器之外的其余n-1个D触发器，分别根据所述第一时钟信号CLK₁的触发，将当前D触发器输入端的数据信号右移一位，传送至所述第一级D触发器组，与当前D触发器相连接的下一D触发器的输入端。

本实施例提供的多级串并转换电路，通过增加串并转换的级数，减少了多级串并转换电路中的触发器个数，使得高速频率的电路逻辑减少，电路运行的最高速率大幅提高，逻辑资源利用率降低，从而使电路的可靠性增大。

附图说明

图1为现有技术提供的直接移位型串并转换器的电路图；

图2为本发明实施例一提供的一种多级串并转换器的电路图；

图3为本发明实施例二提供的另一种多级串并转换器的电路图；

图4为现有技术提供的直接移位型串并转换器电路的仿真时序图；

图5为本发明实施例一提供的一种多级串并转换器电路的仿真时序图；

图6为本发明实施例二提供的另一种多级串并转换器电路的仿真时序图；

图7为现有技术提供的直接移位型串并转换器电路的逻辑资源利用率综合图；

图8为本发明实施例一提供的一种多级串并转换器电路的逻辑资源利用率综合图；

图9为本发明实施例二提供的另一种多级串并转换器电路逻辑资源利用率综合图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

图2为本发明实施例1中的一种多级串并转换器的电路图，所述多级串并转换器电路可以应用于串行器/并行器接口中。

如图2所示，多级串并转换器的电路包括：至少三级D触发器组；

第一级D触发器组包括n个级联的D触发器(本实施例中以5个级联的D触发器为例进行说明，即n＝5)，并且n个级联的D触发器具有相同的第一时钟信号CLK₁，当第一时钟信号CLK₁到达时，触发第一级D触发器组的所有D触发器；第二级D触发器组包括n×m个级联的D触发器(本实施例中以10个级联的D触发器为例进行说明，即m＝2)，且第二级D触发器组中的所有的D触发器具有相同的第二时钟信号CLK₂，其中，CLK₂＝CLK₁/n，当第二时钟信号CLK₂满足条件时，触发第二级D触发器组的所有D触发器；第三级D触发器组包括n×m个级联的D触发器，并且，第三级D触发器组中的所有D触发器具有相同的第三时钟信号CLK₃，其中，CLK₃＝CLK₁/(m×n)，当第三时钟信号CLK₂满足条件时，触发第三级D触发器组的所有D触发器。

在第一级D触发器组中第a个D触发器的输出端，连接到第二级D触发器组中第a个D触发器的输入端；第二级D触发器组中第a个D触发器的输出端,连接到第二级D触发器组中第n+a个D触发器的输入端；并且，第二级D触发器组中第a个D触发器的输出端,同时连接到第三级D触发器组中第a个D触发器的输入端；第二级D触发器组中第(m-1)×n+a个D触发器的输出端,连接到第二级D触发器组中第m×n+a个D触发器的输入端，同时，第二级D触发器组中，第(m-1)×n+a个D触发器的输出端,连接到第三级D触发器组中第(m-1)×n+a个D触发器的输入端；其中，n、m和a均为自然数，a≤n。

本实施例中，多级串并转换电路的工作方式为：当第一时钟信号CLK₁第1次到达时，第一级D触发器组中的第一D触发器接收外部第一次输入的数据信号，并且输出该数据信号，作为第一级D触发器组中的第二D触发器和第二级D触发器组中的第一D触发器的输入的数据信号。

当第一时钟信号CLK₁第2次到达时，第一级D触发器组中的第一D触发器接收外部第二次输入的数据信号，同时输出该数据信号，作为第一级D触发器组中的第二D触发器和第二级D触发器组中的第一D触发器的输入数据信号；第一级D触发器组中的第二D触发器输出第一D触发器第一次传送的数据信号，同时作为第一级D触发器组第三D触发器的输入数据信号，以及第二级D触发器组第二D触发器的输入数据信号。以此类推，即第一级D触发器组中除第n个D触发器之外的其余n-1个D触发器，分别根据第一时钟信号CLK₁的触发，将当前D触发器输入端的数据信号右移一位，传送至第一级D触发器组，与当前D触发器相连接的下一D触发器的输入端。

当第一时钟信号CLK₁到达次数满足条件CLK₂＝CLK₁/n时，触发第二级D触发器组，第二级D触发器组中的第a个D触发器输出数据信号，作为第二级D触发器组中n+a个D触发器的输入数据信号，同时作为第三级D触发器中第a个D触发器的输入数据信号，......,第二级D触发器组中的第(m-1)×n+a个D触发器的输出数据信号作为第二级D触发器组中第m×n+a个D触发器的输入数据信号；并且作为第三级D触发器组中第(m-1)×n+a个D触发器的输入数据信号；当第一时钟信号CLK₁到达的次数，第一次满足条件CLK₃＝CLK₁/m×n时，重复上述过程，并且第三级D触发器组中的第a个触发器通过输出端口outa输出数据信号，当经过CLK₃的延迟时间，即m×n×CLK₁的延迟时间，第三级D触发器组中第(m-1)×n+a触发器输出数据信号。

在一个具体的实施例中，假设n＝5,m＝2,a＝1,2,3,4,5，外部输入数据信号依次为1，0，0，0，1,0，1，1，1，0。

当第一时钟信号CLK₁第一次到达时，第一级D触发器组中的第一D触发器接收外部第一次输入的数据信号1，同时输出数据信号1，作为第一级D触发器组中的第二D触发器和第二级D触发器组中的第一D触发器的输入数据信号。

当第一时钟信号CLK₁第2次到达时，第一级D触发器组中的第一D触发器接收外部第二次输入的数据信号0，同时输出数据信号0，作为第一级D触发器组中的第二D触发器和第二级D触发器组中的第一D触发器的输入数据信号；同时，第一级D触发器组中的第二D触发器输出第一D触发器第一次传送的输入数据信号1，作为第一级D触发器组中的第三D触发器和第二级D触发器组中的第二D触发器的输入数据信号。以此类推，即第一级D触发器组中除第五D触发器之外的其余4个D触发器，分别根据第一时钟信号CLK₁的触发，将当前D触发器输入端的数据信号右移一位，传送至第一级D触发器组，与当前D触发器相连接的下一D触发器的输入端。

当第一时钟信号CLK₁到达次数为5时，CLK₂满足条件CLK₂＝CLK₁/5，第二时钟信号CLK₂触发第二级D触发器组，第二级D触发器组中的第一至第五D触发器同时输出第一级D触发器组中相对应的D触发器传送的数据信号，按照数据信号的输入顺序可知，第二级D触发器组中的第五至第一D触发器输出数据信号依次为1，0，0，0，1，并且分别作为第二级D触发器组中第十D触发器至第六D触发器的输入数据信号，同时分别作为第三级D触发器组中第五D触发器至第一D触发器的输入数据信号，按照上述工作过程可知，当第一时钟信号CLK₁到达次数为10时，第二时钟满足条件，触发第二级D触发器组，在第二级D触发器组中，第五触发器至第一触发器输出数据信号依次为0,1,1,1,0，同时作为第二级D触发器组中第十D触发器至第六D触发器输入数据信号，并且作为第三级D触发器组中第五D触发器至第一D触发器的输入数据信号；

此外，第二级D触发器组中，第十D触发器至第六D触发器同时分别输出数据信号：1,0,0,0,1，作为第三级D触发器组中，第十触发器至第六触发器输入数据信号；并且，当第一时钟信号CLK₁到达次数为10时，CLK₃满足条件CLK₃＝CLK₁/(2×5)，第三级D触发器组中第五D触发器至第一D触发器通过相对应的输出端口out5～out9输出数据信号：0,1,1,1,0；当经过CLK₃的延迟时间，即10个CLK₁(5×2×CLK₁)的延迟时间，第三级D触发器组中的第十触发器至第六D触发器通过相对应的输出端口out0～out4输出数据信号：1,0,0,0,1。

由此，通过上述方法实现了将10位1bit串行数据信号转换为10bit的并行数据信号输出。

本实施例提供的一种多级串并转换电路，通过增加串并转换的级数，减少了多级串并转换电路中的触发器个数，使得高速频率的电路逻辑减少，电路运行的最高速率大幅提高，逻辑资源利用率降低，从而使电路的可靠性增大。

图3为本发明实施例二提供的另一种应用于串行器/并行器接口中的多级串并转换器的电路图。如图3所示：多级串并转换器的电路包括：至少三级D触发器组；

在一个具体的例子中，第一级D触发器组包括n个级联的D触发器(本实施例中以2个级联的D触发器为例进行说明，即n＝2)，其中，n个级联的D触发器具有相同的第一时钟信号CLK₁，当第一时钟信号CLK₁到达时，触发第一级D触发器组的所有D触发器；第二级D触发器组包括n×m个级联的D触发器(本实施例中以10个级联的D触发器为例进行说明，即m＝5)；其中，第二级D触发器组中的所有D触发器具有相同的第二时钟信号CLK₂，并且当CLK₂满足条件：CLK₂＝CLK₁/n时，触发第二级D触发器组的所有D触发器；第三级D触发器组包括n×m个级联的D触发器；其中，第三级D触发器组中的D触发器具有相同的第三时钟信号CLK₃，并且，CLK₃满足条件：CLK₃＝CLK₁/(m×n)；当第三时钟信号CLK₂满足条件时，触发第三级D触发器组的所有D触发器。

在第一级D触发器组中，第a个D触发器的输出端，连接到第二级D触发器组中，第(m×(a-1)+1)个D触发器的输入端；

所述第二级D触发器组中，第a个D触发器的输出端，连接到第三级D触发器组中，第a个D触发器的输入端；

第二级D触发器组中，第(m×(a-1)+1)个D触发器的输出端,连接到所述第三级D触发器组中，第(m×(a-1)+1)个D触发器的输入端；n、m和a均为自然数，a≤n；

第二级D触发器组中，包括n组级联的D触发器小组；所述D触发器小组中包括m个级联的D触发器。

本实施例中，多级串并转换电路的工作方式为：当第一时钟信号第1次到达时，第一级D触发器组中的第一D触发器接收外部第一次输入的数据信号，并输出该数据信号，作为第一级D触发器组中的第二D触发器和第二级D触发器组中的第一D触发器的输入数据信号。

当第一时钟信号CLK₁第2次到达时，第一级D触发器组中的第一D触发器接收外部第二次输入的数据信号，同时输出该数据信号，作为第一级D触发器组中的第二D触发器和第二级D触发器组中的第一D触发器的输入数据信号；第一级D触发器组中的第二D触发器输出第一级D触发器组中第一D触发器第一次传送的数据信号，作为第二级D触发器组中第m+1个D触发器的输入数据信号。即第一级D触发器组中除第n个D触发器之外的其余D触发器，分别根据第一时钟信号CLK₁的触发，将输入端的数据信号右移一位传送至下一D触发器的输入端。

当第一时钟信号CLK₁到达次数满足条件CLK₂＝CLK₁/n时，触发第二级D触发器，第二级D触发器中的第a个D触发器输出数据信号,作为第三级D触发器组中，第a个D触发器的输入数据信号；第二级D触发器组中，第(m×(a-1)+1)个D触发器的输出数据信号作为第三级D触发器组中，第(m×(a-1)+1)个D触发器的输入数据信号。

在一个具体的例子中，假设n＝2,m＝5,a＝1,2,3,4,5,外部输入数据信号依次为1，0，0，0，1，0，1，1，1，0。

当第一时钟信号CLK₁第一次到达时，第一级D触发器组中的第一D触发器接收外部第一次输入的数据信号1，同时输出数据信号1，作为第一级D触发器组中的第二D触发器和第二级D触发器组中的第一D触发器的输入数据信号。

当第一时钟信号CLK₁第2次到达时，第一级D触发器组中的第一D触发器接收外部第二次输入的数据信号0，同时输出数据信号0，作为第一级D触发器组中的第二D触发器和第二级D触发器组中的第一D触发器的输入数据信号；同时，第一级D触发器组中的第二D触发器输出第一D级触发器组第一D触发器输入数据信号1，作为第二级D触发器组中的第六D触发器的输入数据信号。并且，当第一时钟信号CLK₁第2次到达时，第二时钟信号CLK₂满足条件CLK₂＝CLK₁/2,第二级D触发器组中，第一D触发器输出数据信号1，作为第二级D触发器组中，第二D触发器的输入数据信号，同时作为第三级D触发器组中第一D触发器的输入数据信号。当第一时钟信号CLK₁到达次数为3时，第一级D触发器组中第一D触发器接收数据信号0，并输出该数据信号0，作为第一级D触发器组中第二D触发器的输入数据信号，同时作为第二级D触发器组中第一D触发器的输入数据信号；第一级D触发器组中第二D触发器输出数据信号0，作为第二级D触发器组中第六D触发器的输入数据信号；当第一时钟信号CLK₁第4次到达时，第一级D触发器组中第一D触发器接收数据信号4，并输出该数据信号4，作为第一级D触发器组中第二D触发器的输入数据信号，同时作为第二级D触发器组中第一D触发器的输入数据信号；第一级D触发器组中第二D触发器输出数据信号0，作为第二级D触发器组中第六D触发器的输入数据信号；当第一时钟信号CLK₁第4次到达时，第二时钟信号满足条件，触发第二级D触发器组，第二级D触发器组中第一D触发器输出数据信号0，作为第二级D触发器组中第二D触发器输入数据信号，同时作为第三级D触发器组中第一D触发器的输入数据信号；第二级D触发器组中第六D触发器输出数据信号0，作为第二级D触发器组中第七D触发器的输入数据信号，并且作为第三级D触发器组中第七D触发器的输入数据信号；以此类推，当第一时钟信号CLK₁到达次数为10次时，第二级D触发器组中第十D触发器至第六D触发器同时分别输出数据信号：0,0,0,1,0；分别作为第三级D触发器组中第十D触发器至第六D触发器的输入数据信号；第二级D触发器组中第五D触发器至第一D触发器同时分别输出数据信号：1,0,1,1,1；分别作为第三级D触发器组中第五D触发器至第一D触发器的输入数据信号；同时，当第一时钟信号CLK₁第10次到达时，第三时钟信号CLK₃满足条件CLK₃＝CLK₁/5×2,第三级D触发器组中第五D触发器至第一D触发器分别通过相对应的输出端out1，out3，out5，out7，out9输出数据信号1,0,1,1,1；经过一个第三时钟信号CLK₃的延迟时间，即10个CLK₁(5×2×CLK₁)的延迟时间，第三级D触发器组中的第十触发器至第六D触发器分别通过相对应的输出端out0，out2，out4，out6，out8输出数据信号：0,0,0,1,0。

本实施例提供的应用于串行器/并行器接口中的多级串并转换电路，通过减少多级串并转换电路中的触发器个数，使得高速频率的电路逻辑减少，电路运行的最高速率大幅提高，逻辑资源利用率降低。从而使电路的可靠性增大。

为更好的理解本发明的技术效果，对本发明和现有技术同样实现将10位1bit串行数据信号转换为10bit的并行数据信号所耗费的资源和转换器所能达到的最高运行速度进行比较。

图5和图6分别为：本发明实施例一提供的多级串并转换器电路的仿真时序图和本发明实施例二提供的多级串并转换器电路的仿真时序图，由图中的数据可以看出，本发明实施例1中的多级移位型串并转换器、实施例2中的多级移位型串并转换器能够运行的最高速度分别为179.2MHz和209.0MHz，与图4所示，图1直接移位型串并转换器电路提供的时序图中的最高速度144.7MHz相比较，可以看出，无论是本发明实施例1提供的多级移位并串转换器，还是本发明实施例2提供的多级移位并串转换器，在可运行的最高速率上，相对于现有技术中的直接移位型串并转换器都有大幅的提升。

图8和图9分别为：本发明实施例一提供的多级串并转换器电路的逻辑资源利用率综合图和本发明实施例二提供的多级串并转换器电路的逻辑资源利用率综合图，由图中数据可以看出：本发明实施例一提供的多级串并转换器，显示查找表(Look-Up-Table，LUT)的占用个数为31，寄存器(register，REG)占用个数为21；本发明实施例二提供的多级串并转换器中，LUT的占用个数为17，REG占用个数为19。而如图7所示，图1中直接移位型串并转换器电路提供的逻辑资源利用率综合图，LUT的占用个数为53，REG占用个数为27。在逻辑资源占用情况来看，本发明实施例1提供的多级串并转换器较直接移位型串并转换器，其LUT的占用量减少了41％，本发明实施例2的多级串并转换器较直接移位型串并转换器，其LUT的占用量减少了68％；本发明实施例1提供的多级串并转换器较直接移位型串并转换器，REG的占用量减少了22％，本发明实施例2提供的多级串并转换器较直接移位型串并转换器，REG的占用量减少了30％。

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种多级串并转换电路，其特征在于，所述电路包括：至少三级D触发器组；

第一级D触发器组包括n个级联的D触发器，所述n个级联的D触发器具有相同的第一时钟信号CLK₁；

第二级D触发器组包括n×m个级联的D触发器，所述第二级D触发器组中的D触发器具有相同的第二时钟信号CLK₂，其中，CLK₂＝CLK₁/n；

第三级D触发器组包括n×m个级联的D触发器，所述第三级D触发器组中的D触发器具有相同的第三时钟信号CLK₃，其中，CLK₃＝CLK₁/(m×n)；

其中，所述第一级D触发器组中第a个D触发器的输出端，连接到所述第二级D触发器组中第a个D触发器的输入端；

所述第二级D触发器组中第(m-1)×n+a个D触发器的输出端,连接到所述第二级D触发器组中第m×n+a个D触发器的输入端；

所述第二级D触发器组中第(m-1)×n+a个D触发器的输出端,连接到所述第三级D触发器组中第(m-1)×n+a个D触发器的输入端；其中，n、m和a均为自然数，a≤n。

2.根据权利要求1所述，其特征在于，所述第一级D触发器组中除第n个D触发器之外的其余n-1个D触发器，分别根据所述第一时钟信号CLK₁的触发，将当前D触发器输入端的数据信号右移一位，传送至所述第一级D触发器组，与当前D触发器相连接的下一D触发器的输入端。

3.一种多级串并转换电路，其特征在于，所述电路包括：至少三级D触发器组；

第一级D触发器组包括n个级联的D触发器，所述n个级联的D触发器具有相同的第一时钟信号CLK₁；

第二级D触发器组包括n×m个级联的D触发器，所述第二级D触发器组中的D触发器具有相同的第二时钟信号CLK₂，其中，CLK₂＝CLK₁/n；

第三级D触发器组包括n×m个级联的D触发器，所述第三级D触发器组中的D触发器具有相同的第三时钟信号CLK₃，其中，CLK₃＝CLK₁/(m×n)；

其中，所述第一级D触发器组中，第a个D触发器的输出端，连接到所述第二级D触发器组中第(m×(a-1)+1)个D触发器的输入端；

所述第二级D触发器组中第a个D触发器的输出端，连接到所述第三级D触发器组中第a个D触发器的输入端；

所述第二级D触发器组中第(m×(a-1)+1)个D触发器的输出端,连接到所述第三级D触发器组中第(m×(a-1)+1)个D触发器的输入端；n、m和a均为自然数，a≤n；

所述第二级D触发器组中包括n组级联的D触发器小组；所述D触发器小组中包括m个级联的D触发器。

4.根据权利要求1所述，其特征在于，所述第一级D触发器组中除第n个D触发器之外的其余n-1个D触发器，分别根据所述第一时钟信号CLK₁的触发，将当前D触发器输入端的数据信号右移一位，传送至所述第一级D触发器组，与当前D触发器相连接的下一D触发器的输入端。