JPH10224231A - シリアルーパラレル変換回路 - Google Patents
シリアルーパラレル変換回路Info
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- JPH10224231A JPH10224231A JP9019069A JP1906997A JPH10224231A JP H10224231 A JPH10224231 A JP H10224231A JP 9019069 A JP9019069 A JP 9019069A JP 1906997 A JP1906997 A JP 1906997A JP H10224231 A JPH10224231 A JP H10224231A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 動作ノイズの発生を極力低減し、より信頼性
の高いシリアル−パラレル変換回路を提供することを目
的とする。 【解決手段】 シリアルデータがビット単位で順次転送
されてくるパラレルデータ変換回路を、クロック１周期
づつ位相がずれた複数のパラレルクロック信号にそれぞ
れ応答して動作する複数の格納手段にて構成するように
した。
の高いシリアル−パラレル変換回路を提供することを目
的とする。 【解決手段】 シリアルデータがビット単位で順次転送
されてくるパラレルデータ変換回路を、クロック１周期
づつ位相がずれた複数のパラレルクロック信号にそれぞ
れ応答して動作する複数の格納手段にて構成するように
した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、複数ビットから構成されるデ−タをシリア
ルに受信して、パラレルに出力するシリアル−パラレル
変換回路に関する。
関し、特に、複数ビットから構成されるデ−タをシリア
ルに受信して、パラレルに出力するシリアル−パラレル
変換回路に関する。
【０００２】
【従来の技術】従来のシリアル−パラレル変換回路とし
ては、図６に示すような構成のものがあった。
ては、図６に示すような構成のものがあった。
【０００３】図６において、１０はシフトレジスタであ
り、２０はパラレル変換部である。シフトレジスタ１０
は複数の格納手段、図６においてはｎ個のＤ型フリップ
フロップ（以下、ＦＦと称する）１１−１〜１１−ｎか
ら構成されている。なお、ｎは２以上の整数である。Ｆ
Ｆ１１−１のデ−タ入力端子Ｄは、複数ビットからなる
デ−タを１ビットずつシリアルに受信するシリアルデ−
タ入力端子１に接続されている。ＦＦ１１−２のデ−タ
入力端子Ｄは、前段のＦＦであるＦＦ１１−１の出力端
子Ｑに接続されている。以下、同様に、ＦＦ１１−ｋ
（ただし、ｋは整数で、２≦ｋ≦ｎ）のデ−タ入力端子
Ｄは、前段のＦＦであるＦＦ１１−（ｋ−１）の出力端
子に接続されている。ＦＦ１１−ｎの出力端子Ｑはパラ
レル変換回路２０に接続されている。また、各ＦＦ１１
−１〜１１−ｎのクロック端子Ｃはシリアルクロック信
号を受信するシリアルクロック入力端子３にそれぞれ接
続されている。
り、２０はパラレル変換部である。シフトレジスタ１０
は複数の格納手段、図６においてはｎ個のＤ型フリップ
フロップ（以下、ＦＦと称する）１１−１〜１１−ｎか
ら構成されている。なお、ｎは２以上の整数である。Ｆ
Ｆ１１−１のデ−タ入力端子Ｄは、複数ビットからなる
デ−タを１ビットずつシリアルに受信するシリアルデ−
タ入力端子１に接続されている。ＦＦ１１−２のデ−タ
入力端子Ｄは、前段のＦＦであるＦＦ１１−１の出力端
子Ｑに接続されている。以下、同様に、ＦＦ１１−ｋ
（ただし、ｋは整数で、２≦ｋ≦ｎ）のデ−タ入力端子
Ｄは、前段のＦＦであるＦＦ１１−（ｋ−１）の出力端
子に接続されている。ＦＦ１１−ｎの出力端子Ｑはパラ
レル変換回路２０に接続されている。また、各ＦＦ１１
−１〜１１−ｎのクロック端子Ｃはシリアルクロック信
号を受信するシリアルクロック入力端子３にそれぞれ接
続されている。
【０００４】このように構成されたシフトレジスタ１０
は、シリアルクロック信号の電位レベルの遷移、図６に
おいてはシリアルクロック信号の立ち上がり（低電位レ
ベルから高電位レベルへの遷移をいう）に応じて、ＦＦ
１１−１〜１１−ｎそれぞれが、デ−タ入力端子Ｄで受
信する複数ビットから構成されるデータをビット単位で
格納し、出力することができる。よって、シリアルデ−
タ入力端子１でｎビットのデ−タを受信した場合、クロ
ックｎ周期でシフトレジスタ１０にこのデ−タを格納す
ることができる。
は、シリアルクロック信号の電位レベルの遷移、図６に
おいてはシリアルクロック信号の立ち上がり（低電位レ
ベルから高電位レベルへの遷移をいう）に応じて、ＦＦ
１１−１〜１１−ｎそれぞれが、デ−タ入力端子Ｄで受
信する複数ビットから構成されるデータをビット単位で
格納し、出力することができる。よって、シリアルデ−
タ入力端子１でｎビットのデ−タを受信した場合、クロ
ックｎ周期でシフトレジスタ１０にこのデ−タを格納す
ることができる。
【０００５】パラレル変換回路２０は複数の格納手段、
図６においてはｎ個のＤ型フリップフロップ（以下、こ
れもＦＦと称する）２１−１〜２１−ｎから構成されて
いる。ＦＦ２１−１のデ−タ入力端子Ｄは、シフトレジ
スタを構成するＦＦ１１−１の出力端子Ｑに接続されて
いる。ＦＦ２１−１の出力端子Ｑはパラレルデ−タ出力
端子３０−１に接続されている。以下、同様に、ＦＦ２
１−ｍ（ただし、ｍは整数で、２≦ｍ≦ｎ）のデ−タ入
力端子Ｄは、シフトレジスタを構成するＦＦ１１−ｍの
出力端子Ｑに接続されている。ＦＦ２１−ｍの出力端子
Ｑはパラレルデ−タ出力端子３０−ｍに接続されてい
る。また、ＦＦ２１−１〜２１−ｎのクロック端子Ｃは
パラレルクロック信号を受信するパラレルクロック入力
端子５に接続されている。
図６においてはｎ個のＤ型フリップフロップ（以下、こ
れもＦＦと称する）２１−１〜２１−ｎから構成されて
いる。ＦＦ２１−１のデ−タ入力端子Ｄは、シフトレジ
スタを構成するＦＦ１１−１の出力端子Ｑに接続されて
いる。ＦＦ２１−１の出力端子Ｑはパラレルデ−タ出力
端子３０−１に接続されている。以下、同様に、ＦＦ２
１−ｍ（ただし、ｍは整数で、２≦ｍ≦ｎ）のデ−タ入
力端子Ｄは、シフトレジスタを構成するＦＦ１１−ｍの
出力端子Ｑに接続されている。ＦＦ２１−ｍの出力端子
Ｑはパラレルデ−タ出力端子３０−ｍに接続されてい
る。また、ＦＦ２１−１〜２１−ｎのクロック端子Ｃは
パラレルクロック信号を受信するパラレルクロック入力
端子５に接続されている。
【０００６】このように構成されたパラレル変換回路２
０は、パラレルクロック信号の遷移、図６においては、
パラレルクロック信号の立ち上がりに応じて、ＦＦ２１
−１〜ＦＦ２１−ｎそれぞれが、デ−タ入力端子Ｄで受
信する、複数ビットから構成されるデータの対応するビ
ットをビット単位で格納し、出力することができる。よ
って、シフトレジスタ１０にてｎビットのデ−タを格納
した場合に、パラレル変換回路２０はパラレルデ−タ出
力端子３０−１〜３０−ｎにｎビットのデ−タをパラレ
ルに出力することができる。この時、このパラレルデ−
タ出力端子３０−１から出力されるビットデ−タは、ｎ
ビットのデ−タのうちシリアルデ−タ入力端子１に最後
に入力されたビットであり、パラレルデ−タ出力端子３
０−ｎから出力されるビットデータは、ｎビットのデ−
タのうちシリアルデ−タ入力端子１に最初に入力された
ビットとなる。
０は、パラレルクロック信号の遷移、図６においては、
パラレルクロック信号の立ち上がりに応じて、ＦＦ２１
−１〜ＦＦ２１−ｎそれぞれが、デ−タ入力端子Ｄで受
信する、複数ビットから構成されるデータの対応するビ
ットをビット単位で格納し、出力することができる。よ
って、シフトレジスタ１０にてｎビットのデ−タを格納
した場合に、パラレル変換回路２０はパラレルデ−タ出
力端子３０−１〜３０−ｎにｎビットのデ−タをパラレ
ルに出力することができる。この時、このパラレルデ−
タ出力端子３０−１から出力されるビットデ−タは、ｎ
ビットのデ−タのうちシリアルデ−タ入力端子１に最後
に入力されたビットであり、パラレルデ−タ出力端子３
０−ｎから出力されるビットデータは、ｎビットのデ−
タのうちシリアルデ−タ入力端子１に最初に入力された
ビットとなる。
【０００７】上記のように構成されたシリアル−パラレ
ル変換回路の動作についてを、図７を用いて説明する。
図７は、図６のシリアル−パラレル変換回路の動作を示
すタイミングチャ−トである。なお、図７においては、
ｎ＝４として、４ビットからなるデ−タのシリアル−パ
ラレル変換回路の場合を例として説明する。また、パラ
レルクロック信号の１周期はシリアルクロックの４周期
と同等（つまり、パラレルクロック信号の周波数はシリ
アルクロック信号の周波数の１／４となる）である。
ル変換回路の動作についてを、図７を用いて説明する。
図７は、図６のシリアル−パラレル変換回路の動作を示
すタイミングチャ−トである。なお、図７においては、
ｎ＝４として、４ビットからなるデ−タのシリアル−パ
ラレル変換回路の場合を例として説明する。また、パラ
レルクロック信号の１周期はシリアルクロックの４周期
と同等（つまり、パラレルクロック信号の周波数はシリ
アルクロック信号の周波数の１／４となる）である。
【０００８】初期状態として、ＦＦ１１−１〜１１−４
及びＦＦ２１−１〜２１−４には、パラレルデータとし
て出力すべきデ−タが格納されていないもの（各ＦＦ
は、例えば、格納不要なデ−タとして”０”を格納す
る）とし、シリアルクロック信号及びパラレルクロック
信号はともに低電位レベルであるとする。
及びＦＦ２１−１〜２１−４には、パラレルデータとし
て出力すべきデ−タが格納されていないもの（各ＦＦ
は、例えば、格納不要なデ−タとして”０”を格納す
る）とし、シリアルクロック信号及びパラレルクロック
信号はともに低電位レベルであるとする。
【０００９】まず、ビットＡ１〜Ａ４の４ビットからな
るシリアルデ−タのビットＡ１をシリアルデ−タ入力端
子１が受信すると、タイミングＴ１におけるシリアルク
ロック信号の立ち上がりに応答して、シフトレジスタ１
０のＦＦ１１−１はビットＡ１を格納し、出力する。こ
の格納の後、シリアルデ−タ入力端子１は次のビットＡ
２を受信することとなる。このタイミングＴ１にわずか
に先んじて、パラレルクロック信号も立ち上がるが、Ｆ
Ｆ１１−１〜１１−ｎは格納すべきデ−タの格納をして
いない。つまり、例えば、ＦＦ１１−１〜１１−ｎは全
て出力端子Ｑからデ−タ”０”を出力しているので、Ｆ
Ｆ２１−１〜２１−ｎはそれぞれこの出力を格納不要な
データとして受信することとなる。よって、パラレルデ
−タ出力端子３０−１〜３０−ｎは全てデ−タ”０”を
出力していることとなる。
るシリアルデ−タのビットＡ１をシリアルデ−タ入力端
子１が受信すると、タイミングＴ１におけるシリアルク
ロック信号の立ち上がりに応答して、シフトレジスタ１
０のＦＦ１１−１はビットＡ１を格納し、出力する。こ
の格納の後、シリアルデ−タ入力端子１は次のビットＡ
２を受信することとなる。このタイミングＴ１にわずか
に先んじて、パラレルクロック信号も立ち上がるが、Ｆ
Ｆ１１−１〜１１−ｎは格納すべきデ−タの格納をして
いない。つまり、例えば、ＦＦ１１−１〜１１−ｎは全
て出力端子Ｑからデ−タ”０”を出力しているので、Ｆ
Ｆ２１−１〜２１−ｎはそれぞれこの出力を格納不要な
データとして受信することとなる。よって、パラレルデ
−タ出力端子３０−１〜３０−ｎは全てデ−タ”０”を
出力していることとなる。
【００１０】次に、タイミングＴ２におけるシリアルク
ロック信号の立ち上がりに応答して、シフトレジスタ１
０のＦＦ１１−１はビットＡ２を格納し、出力する。こ
の時、ＦＦ１１−２はＦＦ１１−１から出力されていた
ビットＡ１を格納して、出力する。これらの格納の後、
シリアルデ−タ入力端子１は次のビットＡ３を受信する
こととなる。このタイミングＴ２にて、パラレルクロッ
ク信号は高電位レベルで一定しており、遷移しないの
で、パラレル変換回路２０はシフトレジスタ１０からの
出力を格納する動作は行わない。
ロック信号の立ち上がりに応答して、シフトレジスタ１
０のＦＦ１１−１はビットＡ２を格納し、出力する。こ
の時、ＦＦ１１−２はＦＦ１１−１から出力されていた
ビットＡ１を格納して、出力する。これらの格納の後、
シリアルデ−タ入力端子１は次のビットＡ３を受信する
こととなる。このタイミングＴ２にて、パラレルクロッ
ク信号は高電位レベルで一定しており、遷移しないの
で、パラレル変換回路２０はシフトレジスタ１０からの
出力を格納する動作は行わない。
【００１１】この後、タイミングＴ３及びＴ４で、シフ
トレジスタ１０のＦＦ１１−１はシリアルデ−タ入力端
子１で受信しているビットを格納し、ＦＦ１１−２〜１
１−４は前段のＦＦが格納していたビットを順次シフト
して格納する。よって、この時点で、シフトレジスタ１
０にはビットＡ１〜Ａ４からなるデ−タの各ビットを、
ＦＦ１１−４〜１１−１にそれぞれ格納し、出力するこ
ととなる。なお、タイミングＴ４において、ＦＦ１１−
１がシリアルデータのビットＡ４を格納した後、シリア
ルデ−タ入力端子１は、ビットＢ１〜Ｂ４の４ビットか
らなるシリアルデ−タのビットＢ１を受信することとな
る。なお、パラレルクロック信号は低電位レベルである
ので、パラレル変換回路２０はシフトレジスタからの出
力を格納する動作は行わない。
トレジスタ１０のＦＦ１１−１はシリアルデ−タ入力端
子１で受信しているビットを格納し、ＦＦ１１−２〜１
１−４は前段のＦＦが格納していたビットを順次シフト
して格納する。よって、この時点で、シフトレジスタ１
０にはビットＡ１〜Ａ４からなるデ−タの各ビットを、
ＦＦ１１−４〜１１−１にそれぞれ格納し、出力するこ
ととなる。なお、タイミングＴ４において、ＦＦ１１−
１がシリアルデータのビットＡ４を格納した後、シリア
ルデ−タ入力端子１は、ビットＢ１〜Ｂ４の４ビットか
らなるシリアルデ−タのビットＢ１を受信することとな
る。なお、パラレルクロック信号は低電位レベルである
ので、パラレル変換回路２０はシフトレジスタからの出
力を格納する動作は行わない。
【００１２】次に、タイミングＴ５におけるパラレルク
ロック信号の立ち上がりに応答して、パラレル変換回路
２０はシフトレジスタ１０の各ＦＦ１１−１〜１１−４
からの出力を各ＦＦ２１−４〜２１−１にて格納し、出
力する。これにより、パラレル変換回路２０は、シリア
ルに入力されたビットＡ１〜Ａ４の４ビットからなるデ
−タをパラレルに出力することとなる。この格納の後、
ＦＦ１１−１はシリアルデ−タ入力端子１で受信するビ
ットＢ１を格納し、出力することとなる。
ロック信号の立ち上がりに応答して、パラレル変換回路
２０はシフトレジスタ１０の各ＦＦ１１−１〜１１−４
からの出力を各ＦＦ２１−４〜２１−１にて格納し、出
力する。これにより、パラレル変換回路２０は、シリア
ルに入力されたビットＡ１〜Ａ４の４ビットからなるデ
−タをパラレルに出力することとなる。この格納の後、
ＦＦ１１−１はシリアルデ−タ入力端子１で受信するビ
ットＢ１を格納し、出力することとなる。
【００１３】以降、同様に、タイミングＴ６及びＴ７に
て、それぞれ、パラレル変換回路２０はビットＢ１〜Ｂ
４の４ビットからなるデ−タ及びビットＣ１〜Ｃ４の４
ビットからなるデ−タを、パラレルクロック信号の立ち
上がりに応答して、パラレルに出力することができる。
て、それぞれ、パラレル変換回路２０はビットＢ１〜Ｂ
４の４ビットからなるデ−タ及びビットＣ１〜Ｃ４の４
ビットからなるデ−タを、パラレルクロック信号の立ち
上がりに応答して、パラレルに出力することができる。
【００１４】
【発明が解決しようとする課題】しかしながら、図６に
示す構成のシリアル−パラレル変換回路においては、例
えば、タイミングＴ５、Ｔ６、Ｔ７においてはシフトレ
ジスタ１０を構成するＦＦ１１−１〜１１−４及びパラ
レル変換回路２０を構成するＦＦ２１−１〜２１−４、
つまり、シリアル−パラレル変換回路を構成する全ての
ＦＦが同時に動作することとなる。このため、動作ノイ
ズが発生し易くなる。この動作ノイズにより、各ＦＦの
デ−タ入力端子Ｄ及びクロック端子Ｃに入力される信号
の電位レベルが変化してしまうこととなる。このため、
各ＦＦが誤動作をすることとなる。本発明は、動作ノイ
ズの発生を防ぐために同時に動作するＦＦの数を極力低
減し、より信頼性の高いシリアル−パラレル変換回路を
提供することを目的とする。
示す構成のシリアル−パラレル変換回路においては、例
えば、タイミングＴ５、Ｔ６、Ｔ７においてはシフトレ
ジスタ１０を構成するＦＦ１１−１〜１１−４及びパラ
レル変換回路２０を構成するＦＦ２１−１〜２１−４、
つまり、シリアル−パラレル変換回路を構成する全ての
ＦＦが同時に動作することとなる。このため、動作ノイ
ズが発生し易くなる。この動作ノイズにより、各ＦＦの
デ−タ入力端子Ｄ及びクロック端子Ｃに入力される信号
の電位レベルが変化してしまうこととなる。このため、
各ＦＦが誤動作をすることとなる。本発明は、動作ノイ
ズの発生を防ぐために同時に動作するＦＦの数を極力低
減し、より信頼性の高いシリアル−パラレル変換回路を
提供することを目的とする。
【００１５】
【課題を解決するための手段】この目的は、本発明にあ
っては、請求項１に記載されるように、複数ビットから
なるデ−タの各ビットをシリアルに受信して、受信した
複数ビットのデ−タをパラレルデ−タとして出力するシ
リアル−パラレル変換回路において、第１の電位レベル
と第２の電位レベルを有する第１のクロック信号の第１
の電位レベルから第２の電位レベルへの遷移に応答し
て、シリアルに受信したデ−タをビット単位で格納して
出力するデ−タ受信回路と、複数の格納手段を有し、各
格納手段は、第１のクロック信号の第１の電位レベルか
ら第２の電位レベルへの遷移毎に順次電位レベルが遷移
するｎ個の第２のクロック信号のうちの対応する１つの
第２のクロック信号の電位レベルの遷移に応答してデ−
タ受信回路からの出力に応じたデ−タを格納して出力す
るパラレル変換回路とを有することとして達成すること
ができる。
っては、請求項１に記載されるように、複数ビットから
なるデ−タの各ビットをシリアルに受信して、受信した
複数ビットのデ−タをパラレルデ−タとして出力するシ
リアル−パラレル変換回路において、第１の電位レベル
と第２の電位レベルを有する第１のクロック信号の第１
の電位レベルから第２の電位レベルへの遷移に応答し
て、シリアルに受信したデ−タをビット単位で格納して
出力するデ−タ受信回路と、複数の格納手段を有し、各
格納手段は、第１のクロック信号の第１の電位レベルか
ら第２の電位レベルへの遷移毎に順次電位レベルが遷移
するｎ個の第２のクロック信号のうちの対応する１つの
第２のクロック信号の電位レベルの遷移に応答してデ−
タ受信回路からの出力に応じたデ−タを格納して出力す
るパラレル変換回路とを有することとして達成すること
ができる。
【００１６】また、この目的は、請求項２の記載にあっ
ては、第１のクロック信号を受信し、第１のクロック信
号を分周することにより複数の第２のクロック信号を生
成する分周回路を有することとしても達成することがで
きる。
ては、第１のクロック信号を受信し、第１のクロック信
号を分周することにより複数の第２のクロック信号を生
成する分周回路を有することとしても達成することがで
きる。
【００１７】さらに、この目的は、デ−タ受信回路は、
第１のクロック信号の第１の電位レベルから第２の電位
レベルへの遷移に応答して、シリアルに受信したデ−タ
をビット単位で格納して出力する第１の受信手段と、複
数の出力を有し、第１のクロック信号の第１の電位レベ
ルから第２の電位レベルへの遷移毎にそれぞれ電位レベ
ルが遷移する複数の第３のクロック信号のうちの対応す
る１つの第３のクロック信号の電位レベルの遷移に応答
して第１の受信手段からの出力に応じたデ−タを格納し
てそれぞれ出力する第２の受信手段を有し、パラレル変
換回路の各格納手段は、第２の受信手段の複数の出力の
うちの対応する１つを受信することとしても達成するこ
とができる。
第１のクロック信号の第１の電位レベルから第２の電位
レベルへの遷移に応答して、シリアルに受信したデ−タ
をビット単位で格納して出力する第１の受信手段と、複
数の出力を有し、第１のクロック信号の第１の電位レベ
ルから第２の電位レベルへの遷移毎にそれぞれ電位レベ
ルが遷移する複数の第３のクロック信号のうちの対応す
る１つの第３のクロック信号の電位レベルの遷移に応答
して第１の受信手段からの出力に応じたデ−タを格納し
てそれぞれ出力する第２の受信手段を有し、パラレル変
換回路の各格納手段は、第２の受信手段の複数の出力の
うちの対応する１つを受信することとしても達成するこ
とができる。
【００１８】
【発明の実施の形態】以下、本発明の実施例について図
面を用いて詳細に説明する。
面を用いて詳細に説明する。
【００１９】図１は、第１の実施例におけるシリアル−
パラレル変換回路の回路図である。図１に示すシリアル
−パラレル変換回路は、複数ビットから構成されるデ−
タの各ビットを順次シリアルに受信するデ−タ受信回路
であるＤ型フリップフロップ（以下、これもＦＦと称す
る）１１０と、このデ−タ受信回路１１０の出力を受信
するパラレル変換回路１２０とから構成されている。
パラレル変換回路の回路図である。図１に示すシリアル
−パラレル変換回路は、複数ビットから構成されるデ−
タの各ビットを順次シリアルに受信するデ−タ受信回路
であるＤ型フリップフロップ（以下、これもＦＦと称す
る）１１０と、このデ−タ受信回路１１０の出力を受信
するパラレル変換回路１２０とから構成されている。
【００２０】ＦＦ１１０のデ−タ入力端子Ｄは、複数ビ
ットから構成されるデ−タの各ビットを順次受信するシ
リアルデ−タ入力端子１０１に接続されている。ＦＦ１
１０のクロック端子Ｃは、第１のクロック信号であるシ
リアルクロック信号を受信するシリアルクロック入力端
子１０３に接続されている。また、ＦＦ１１０はデ−タ
出力端子Ｑを有する。
ットから構成されるデ−タの各ビットを順次受信するシ
リアルデ−タ入力端子１０１に接続されている。ＦＦ１
１０のクロック端子Ｃは、第１のクロック信号であるシ
リアルクロック信号を受信するシリアルクロック入力端
子１０３に接続されている。また、ＦＦ１１０はデ−タ
出力端子Ｑを有する。
【００２１】このため、ＦＦ１１０はシリアルクロック
信号の電位レベルの遷移、図１においては、立ち上がり
に応答して、シリアルデ−タ入力端子で受信するビット
を格納し、出力するものである。
信号の電位レベルの遷移、図１においては、立ち上がり
に応答して、シリアルデ−タ入力端子で受信するビット
を格納し、出力するものである。
【００２２】パラレル変換回路１２０は、複数の格納手
段であるＤ型フリップフロップ１２１−１〜１２１−ｎ
（以下、これもＦＦと称する）から構成されている。各
ＦＦ１２１−１〜１２１−ｎのデ−タ入力端子ＤにはＦ
Ｆ１１０の出力端子Ｑに接続されている。ＦＦ１２１−
１〜１２１−ｎのクロック端子Ｃは複数のパラレルクロ
ック入力端子１０５−１〜１０５−ｎにそれぞれ接続さ
れている。また、ＦＦ１２１−１〜１２１−ｎはそれぞ
れデ−タ出力端子Ｑを有している。
段であるＤ型フリップフロップ１２１−１〜１２１−ｎ
（以下、これもＦＦと称する）から構成されている。各
ＦＦ１２１−１〜１２１−ｎのデ−タ入力端子ＤにはＦ
Ｆ１１０の出力端子Ｑに接続されている。ＦＦ１２１−
１〜１２１−ｎのクロック端子Ｃは複数のパラレルクロ
ック入力端子１０５−１〜１０５−ｎにそれぞれ接続さ
れている。また、ＦＦ１２１−１〜１２１−ｎはそれぞ
れデ−タ出力端子Ｑを有している。
【００２３】このように構成されたパラレル変換回路１
２０は、図１においては、複数のパラレルクロック信号
のそれぞれの立ち上がりに応答して、ＦＦ１２１−１〜
１２１−ｎのうち立ち上がったパラレルクロック信号に
対応する１つがＦＦ１１０から出力されている情報であ
るビットを格納し、出力するものである。
２０は、図１においては、複数のパラレルクロック信号
のそれぞれの立ち上がりに応答して、ＦＦ１２１−１〜
１２１−ｎのうち立ち上がったパラレルクロック信号に
対応する１つがＦＦ１１０から出力されている情報であ
るビットを格納し、出力するものである。
【００２４】上記のように構成された第１の実施例にお
けるシリアル−パラレル変換回路の動作について、以下
に説明する。図２は、第１の実施例におけるシリアル−
パラレル変換回路の動作を示すタイミングチャ−トであ
る。なお、図２においては、ｎ＝４として、４ビットで
構成されるデ−タのシリアル−パラレル変換回路の場合
を例として説明する。なお、第１の実施例においては、
複数のパラレルクロック信号の１周期はシリアルクロッ
クの４周期と同等である。つまり、各パラレルクロック
信号の周波数はシリアルクロック信号の周波数の１／４
である。
けるシリアル−パラレル変換回路の動作について、以下
に説明する。図２は、第１の実施例におけるシリアル−
パラレル変換回路の動作を示すタイミングチャ−トであ
る。なお、図２においては、ｎ＝４として、４ビットで
構成されるデ−タのシリアル−パラレル変換回路の場合
を例として説明する。なお、第１の実施例においては、
複数のパラレルクロック信号の１周期はシリアルクロッ
クの４周期と同等である。つまり、各パラレルクロック
信号の周波数はシリアルクロック信号の周波数の１／４
である。
【００２５】初期状態として、ＦＦ１１０及びＦＦ１２
１−１〜１２１−４にはパラレルデータとして出力すべ
きデ−タが格納されていないもの（各ＦＦは、例えば、
格納不要なデ−タとして”０”を格納する）とし、シリ
アルクロック信号及びパラレルクロック信号入力端子１
０５−１〜１０５−２で受信されるパラレルクロック信
号はともに低電位レベルであり、パラレルクロック信号
１０５ー３〜１０５−４（実施例においては、パラレル
クロック信号１０５ー４はタイミングＴ１の直前で立ち
下がる）で受信されるパラレルクロック信号は高電位レ
ベルであるとする。
１−１〜１２１−４にはパラレルデータとして出力すべ
きデ−タが格納されていないもの（各ＦＦは、例えば、
格納不要なデ−タとして”０”を格納する）とし、シリ
アルクロック信号及びパラレルクロック信号入力端子１
０５−１〜１０５−２で受信されるパラレルクロック信
号はともに低電位レベルであり、パラレルクロック信号
１０５ー３〜１０５−４（実施例においては、パラレル
クロック信号１０５ー４はタイミングＴ１の直前で立ち
下がる）で受信されるパラレルクロック信号は高電位レ
ベルであるとする。
【００２６】タイミングＴ１において、シリアルデ−タ
入力端子１０１には、シリアルクロック信号の立ち上が
りに応答して、ビットＡ１〜Ａ４の４ビットから構成さ
れるデ−タのビットＡ１を受信する。これに先立ち、パ
ラレルクロック入力端子１０５−２に入力されるパラレ
ルクロック信号も立ち上がるが、初期状態として、ＦＦ
１１０の出力は格納不要なデ−タである”０”を格納
し、出力しているため、ＦＦ１２１−２にはこの格納不
要なデ−タである”０”が格納され、出力される。
入力端子１０１には、シリアルクロック信号の立ち上が
りに応答して、ビットＡ１〜Ａ４の４ビットから構成さ
れるデ−タのビットＡ１を受信する。これに先立ち、パ
ラレルクロック入力端子１０５−２に入力されるパラレ
ルクロック信号も立ち上がるが、初期状態として、ＦＦ
１１０の出力は格納不要なデ−タである”０”を格納
し、出力しているため、ＦＦ１２１−２にはこの格納不
要なデ−タである”０”が格納され、出力される。
【００２７】次に、タイミングＴ２において、シリアル
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ１
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ２を受信する。これは、タイミ
ングＴ２において、シリアルクロック信号の立ち上がり
と同時であると、ＦＦ１１０がこのビットＡ２を取り込
んでしまうことを避けるためである。また、パラレルク
ロック入力端子１０５−１に入力されるパラレルクロッ
ク信号も立ち上がるが、ＦＦ１１０がビットＡ１を格納
して出力するまでには、ＦＦ１１０の動作による遅延が
生ずるので、このパラレルクロック信号の立ち上がりに
応答してＦＦ１２１−１は、ビットＡ１の前のデータ”
０”が格納不要なデータとして格納される。
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ１
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ２を受信する。これは、タイミ
ングＴ２において、シリアルクロック信号の立ち上がり
と同時であると、ＦＦ１１０がこのビットＡ２を取り込
んでしまうことを避けるためである。また、パラレルク
ロック入力端子１０５−１に入力されるパラレルクロッ
ク信号も立ち上がるが、ＦＦ１１０がビットＡ１を格納
して出力するまでには、ＦＦ１１０の動作による遅延が
生ずるので、このパラレルクロック信号の立ち上がりに
応答してＦＦ１２１−１は、ビットＡ１の前のデータ”
０”が格納不要なデータとして格納される。
【００２８】次に、タイミングＴ３において、シリアル
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ２
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ３を受信する。また、パラレル
クロック入力端子１０５−４に入力されるパラレルクロ
ック信号も立ち上がる。上述したように、ＦＦ１１０が
ビットＡ３を格納して出力するまでには、ＦＦ１１０の
動作による遅延が生ずるので、このパラレルクロック信
号の立ち上がりに応答してＦＦ１２１−４は、ビットＡ
２を出力する前にＦＦ１１０から出力していたビットＡ
１が格納される。
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ２
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ３を受信する。また、パラレル
クロック入力端子１０５−４に入力されるパラレルクロ
ック信号も立ち上がる。上述したように、ＦＦ１１０が
ビットＡ３を格納して出力するまでには、ＦＦ１１０の
動作による遅延が生ずるので、このパラレルクロック信
号の立ち上がりに応答してＦＦ１２１−４は、ビットＡ
２を出力する前にＦＦ１１０から出力していたビットＡ
１が格納される。
【００２９】以降、タイミングＴ４〜Ｔ６において、ぞ
れぞれパラレルクロック入力端子１０５−３〜１０５−
１に入力されるパラレルクロック信号の立ち上がりに応
答して、ＦＦ１２１−３〜１２１−１はＦＦ１１０から
出力されるビットＡ２〜Ａ４をそれぞれ格納し、出力す
る。これにより、パラレル変換回路１２０は、シリアル
に入力されたビットＡ１〜Ａ４の４ビットからなるデ−
タをそれぞれパラレルデ−タ出力端子１３０−４〜１３
０−１にパラレルに出力することとなる。この時、ＦＦ
１１０はシリアルデ−タ入力端子１０１で受信するビッ
トＢ１を格納し、出力することとなる。
れぞれパラレルクロック入力端子１０５−３〜１０５−
１に入力されるパラレルクロック信号の立ち上がりに応
答して、ＦＦ１２１−３〜１２１−１はＦＦ１１０から
出力されるビットＡ２〜Ａ４をそれぞれ格納し、出力す
る。これにより、パラレル変換回路１２０は、シリアル
に入力されたビットＡ１〜Ａ４の４ビットからなるデ−
タをそれぞれパラレルデ−タ出力端子１３０−４〜１３
０−１にパラレルに出力することとなる。この時、ＦＦ
１１０はシリアルデ−タ入力端子１０１で受信するビッ
トＢ１を格納し、出力することとなる。
【００３０】以降、同様に、タイミングＴ７及びＴ８に
て、それぞれ、パラレル変換回路１２０はビットＢ１〜
Ｂ４の４ビットから構成されるデ−タ及びビットＣ１〜
Ｃ４の４ビットから構成されるデ−タを、複数のパラレ
ルクロック信号の立ち上がりに応答して、パラレルに出
力することができる。なお、このパラレルデ−タ出力端
子１３０−１から出力されるデ−タのビットは、４ビッ
トのデ−タのうちシリアルデ−タ入力端子１０１に最後
に入力されたビット（図１においてはビットＡ４）であ
り、デ−タ出力端子１３０−４から出力されるデ−タの
ビットは、４ビットのデ−タのうちシリアルデ−タ入力
端子１０１に最初に入力されたビット（図１においては
ビットＡ１）となる。
て、それぞれ、パラレル変換回路１２０はビットＢ１〜
Ｂ４の４ビットから構成されるデ−タ及びビットＣ１〜
Ｃ４の４ビットから構成されるデ−タを、複数のパラレ
ルクロック信号の立ち上がりに応答して、パラレルに出
力することができる。なお、このパラレルデ−タ出力端
子１３０−１から出力されるデ−タのビットは、４ビッ
トのデ−タのうちシリアルデ−タ入力端子１０１に最後
に入力されたビット（図１においてはビットＡ４）であ
り、デ−タ出力端子１３０−４から出力されるデ−タの
ビットは、４ビットのデ−タのうちシリアルデ−タ入力
端子１０１に最初に入力されたビット（図１においては
ビットＡ１）となる。
【００３１】このように構成することで、複数のパラレ
ルクロック信号の立ち上がりのタイミングをそれぞれシ
リアルクロック信号の１周期ずつ位相をずらしているの
で、第１の実施例のシリアル−パラレル変換回路を構成
するＦＦの全てが同時に動作することはない。よって、
動作ノイズの発生をより低減することができる。また、
従来のシリアル−パラレル変換回路に比べて、シフトレ
ジスタを必要としないので、ＦＦの数を減らすことがで
き、これによっても、動作ノイズの発生をより低減する
ことができる。また、回路構成をより縮小化することが
できるので、シリアル−パラレル変換回路を搭載する半
導体集積回路のチップ全体を縮小化することができる。
ルクロック信号の立ち上がりのタイミングをそれぞれシ
リアルクロック信号の１周期ずつ位相をずらしているの
で、第１の実施例のシリアル−パラレル変換回路を構成
するＦＦの全てが同時に動作することはない。よって、
動作ノイズの発生をより低減することができる。また、
従来のシリアル−パラレル変換回路に比べて、シフトレ
ジスタを必要としないので、ＦＦの数を減らすことがで
き、これによっても、動作ノイズの発生をより低減する
ことができる。また、回路構成をより縮小化することが
できるので、シリアル−パラレル変換回路を搭載する半
導体集積回路のチップ全体を縮小化することができる。
【００３２】なお、第１の実施例においては、４ビット
から構成されるデ−タに対するシリアル−パラレル変換
回路についてを説明したが、ｎビットから構成されるデ
−タに対しても同様にすることができることは言うまで
もない。この場合、複数のパラレルクロック信号の１周
期はシリアルクロック信号のｎ周期と同等（つまり、各
パラレルクロック信号の周波数はシリアルクロック信号
の周波数の１／ｎ）とし、各パラレルクロック信号の立
ち上がりはシリアルクロック信号の１周期ずつ位相をず
らしておけばよい。
から構成されるデ−タに対するシリアル−パラレル変換
回路についてを説明したが、ｎビットから構成されるデ
−タに対しても同様にすることができることは言うまで
もない。この場合、複数のパラレルクロック信号の１周
期はシリアルクロック信号のｎ周期と同等（つまり、各
パラレルクロック信号の周波数はシリアルクロック信号
の周波数の１／ｎ）とし、各パラレルクロック信号の立
ち上がりはシリアルクロック信号の１周期ずつ位相をず
らしておけばよい。
【００３３】次に、第２の実施例についてを説明する。
図３は第２の実施例を示すシリアル−パラレル変換回路
の回路図である。なお、図１に示すシリアル−パラレル
変換回路と同等の構成要素に対しては、同じ符号を付し
ている。
図３は第２の実施例を示すシリアル−パラレル変換回路
の回路図である。なお、図１に示すシリアル−パラレル
変換回路と同等の構成要素に対しては、同じ符号を付し
ている。
【００３４】図３において、特徴的なのは、分周回路で
あるクロック分周回路１５０を有することである。クロ
ック分周回路１５０は、シリアルクロック信号を受信
し、このシリアルクロック信号を分周することにより、
図１のパラレルクロック信号入力端子１０５ー１〜１０
５ーｎに入力されるべきパラレルクロック信号と同様
な、シリアルクロック信号の１周期ずつ位相をずらして
立ち上がる複数のパラレルクロック信号を順次出力端子
Ｏ１〜Ｏｎから出力するものである。このようにクロッ
ク分周回路１５０を設けることにより、第１の実施例と
同等な動作を実現することができるとともに、シリアル
クロック信号に同期した複数のパラレルクロック信号
を、シリアル−パラレル変換回路の内部で生成すること
ができる。よって、複数のパラレルクロック信号を受信
するための、外部からの入力信号数及び入力信号端子数
を削減できるとともに、シリアルクロック信号との同期
が容易に行われることにより、シリアル−パラレル変換
回路の動作の信頼性をより向上することができる。
あるクロック分周回路１５０を有することである。クロ
ック分周回路１５０は、シリアルクロック信号を受信
し、このシリアルクロック信号を分周することにより、
図１のパラレルクロック信号入力端子１０５ー１〜１０
５ーｎに入力されるべきパラレルクロック信号と同様
な、シリアルクロック信号の１周期ずつ位相をずらして
立ち上がる複数のパラレルクロック信号を順次出力端子
Ｏ１〜Ｏｎから出力するものである。このようにクロッ
ク分周回路１５０を設けることにより、第１の実施例と
同等な動作を実現することができるとともに、シリアル
クロック信号に同期した複数のパラレルクロック信号
を、シリアル−パラレル変換回路の内部で生成すること
ができる。よって、複数のパラレルクロック信号を受信
するための、外部からの入力信号数及び入力信号端子数
を削減できるとともに、シリアルクロック信号との同期
が容易に行われることにより、シリアル−パラレル変換
回路の動作の信頼性をより向上することができる。
【００３５】次に、第３の実施例についてを説明する。
図４は第３の実施例を示すシリアル−パラレル変換回路
の回路図である。なお、図１に示すシリアル−パラレル
変換回路と同等の構成要素に対しては、同じ符号を付し
ている。
図４は第３の実施例を示すシリアル−パラレル変換回路
の回路図である。なお、図１に示すシリアル−パラレル
変換回路と同等の構成要素に対しては、同じ符号を付し
ている。
【００３６】図４において、特徴的なのは、デ−タ受信
回路として、図１のデ−タ受信回路と同等な、第１の受
信手段であるＦＦ１１０の他に、第２の受信手段である
デ−タ転送回路２１０を設けていることである。デ−タ
転送回路２１０は、Ｄ型フリップフロップ（以下、これ
もＦＦと称する）２１１及び２１２から構成されてい
る。ＦＦ２１１及び２１２のデ−タ入力端子ＤはＦＦ１
１０の出力端子Ｑに接続されている。ＦＦ２１１のクロ
ック端子Ｃには複数の第２のパラレルクロック信号の１
つを受信する第２のパラレルクロック信号入力端子２３
１に接続されている。同様に、ＦＦ２１２のクロック端
子Ｃには複数の第２のパラレルクロック信号の他の１つ
を受信する第２のパラレルクロック信号入力端子２３２
に接続されている。また、ＦＦ２１１及び２１２はそれ
ぞれ出力端子Ｑを有する。図４においては、複数の第２
のパラレルクロック信号として、第２のパラレルクロッ
ク入力端子２３１及び２３２に入力される２つの第２の
パラレルクロック入力信号を示しており、この２つの第
２のパラレルクロック信号は互いに相補的な電位レベル
を有するものである。また、各第２のパラレルクロック
信号の１周期はシリアルクロック信号の２周期と同等で
ある（つまり、各第２のパラレルクロック信号の周波数
はシリアルクロック信号の周波数の１／２）。
回路として、図１のデ−タ受信回路と同等な、第１の受
信手段であるＦＦ１１０の他に、第２の受信手段である
デ−タ転送回路２１０を設けていることである。デ−タ
転送回路２１０は、Ｄ型フリップフロップ（以下、これ
もＦＦと称する）２１１及び２１２から構成されてい
る。ＦＦ２１１及び２１２のデ−タ入力端子ＤはＦＦ１
１０の出力端子Ｑに接続されている。ＦＦ２１１のクロ
ック端子Ｃには複数の第２のパラレルクロック信号の１
つを受信する第２のパラレルクロック信号入力端子２３
１に接続されている。同様に、ＦＦ２１２のクロック端
子Ｃには複数の第２のパラレルクロック信号の他の１つ
を受信する第２のパラレルクロック信号入力端子２３２
に接続されている。また、ＦＦ２１１及び２１２はそれ
ぞれ出力端子Ｑを有する。図４においては、複数の第２
のパラレルクロック信号として、第２のパラレルクロッ
ク入力端子２３１及び２３２に入力される２つの第２の
パラレルクロック入力信号を示しており、この２つの第
２のパラレルクロック信号は互いに相補的な電位レベル
を有するものである。また、各第２のパラレルクロック
信号の１周期はシリアルクロック信号の２周期と同等で
ある（つまり、各第２のパラレルクロック信号の周波数
はシリアルクロック信号の周波数の１／２）。
【００３７】このように構成されたデ−タ転送回路２１
０は、図４において、対応する第２のパラレルクロック
信号の立ち上がりに応答して、ＦＦ２１１あるいはＦＦ
２１２にＦＦ１１０から出力されるシリアルデータのビ
ットを格納して出力するものである。なお、図４におい
ては、２つの第２のパラレルクロック信号は相補的な電
位レベルをとるので、互いに半周期ずつずれたタイミン
グでＦＦ１１０から出力されるシリアルデータのビット
をビット単位で格納するものである。
０は、図４において、対応する第２のパラレルクロック
信号の立ち上がりに応答して、ＦＦ２１１あるいはＦＦ
２１２にＦＦ１１０から出力されるシリアルデータのビ
ットを格納して出力するものである。なお、図４におい
ては、２つの第２のパラレルクロック信号は相補的な電
位レベルをとるので、互いに半周期ずつずれたタイミン
グでＦＦ１１０から出力されるシリアルデータのビット
をビット単位で格納するものである。
【００３８】このデ−タ転送回路２１０に対応して、パ
ラレル変換回路２２０を構成するＦＦはデ−タ転送回路
２１０の出力の数に応じたブロックに分けられている。
つまり、図４においては、デ−タ転送回路２１０は２つ
の出力を有しているので、２つの出力のうちの一方の出
力を受信するＦＦ群と、他方の出力を受信するＦＦ群と
にブロック分けされる。図４においては、一方の出力で
あるＦＦ２１１の出力をそれぞれデ−タ入力端子Ｄに受
信するＦＦ２２１、２２３、２２５からなるブロック
と、他方の出力であるＦＦ２１２の出力をそれぞれ受信
するＦＦ２２２、２２４、２２６からなるブロックであ
る。ＦＦ２２１、２２３、２２５の各クロック端子Ｃに
は、複数の第１のパラレルクロック信号の対応する１つ
受信する第１のパラレルクロック入力端子２４１、２４
３、２４５がそれぞれ接続されている。同様に、ＦＦ２
２２、２２４、２２６の各クロック端子Ｃには、複数の
第１のパラレルクロック信号の対応する１つを受信する
第１のパラレルクロック入力端子２４２、２４４、２４
６がそれぞれ接続されている。また、ＦＦ２２１〜２２
６はそれぞれ出力端子Ｑを有している。なお、第１のパ
ラレルクロック入力端子２４１〜２４６にはそれぞれシ
リアルクロック信号の１周期ずつ位相がずれて立ち上が
る第１のパラレルクロック信号が入力されるものであ
る。なお、図４においては、各第１のパラレルクロック
信号の１周期はシリアルクロック信号の６周期と同等で
ある（つまり、第１のパラレルクロック信号の周波数は
シリアルクロック信号の１／６）。
ラレル変換回路２２０を構成するＦＦはデ−タ転送回路
２１０の出力の数に応じたブロックに分けられている。
つまり、図４においては、デ−タ転送回路２１０は２つ
の出力を有しているので、２つの出力のうちの一方の出
力を受信するＦＦ群と、他方の出力を受信するＦＦ群と
にブロック分けされる。図４においては、一方の出力で
あるＦＦ２１１の出力をそれぞれデ−タ入力端子Ｄに受
信するＦＦ２２１、２２３、２２５からなるブロック
と、他方の出力であるＦＦ２１２の出力をそれぞれ受信
するＦＦ２２２、２２４、２２６からなるブロックであ
る。ＦＦ２２１、２２３、２２５の各クロック端子Ｃに
は、複数の第１のパラレルクロック信号の対応する１つ
受信する第１のパラレルクロック入力端子２４１、２４
３、２４５がそれぞれ接続されている。同様に、ＦＦ２
２２、２２４、２２６の各クロック端子Ｃには、複数の
第１のパラレルクロック信号の対応する１つを受信する
第１のパラレルクロック入力端子２４２、２４４、２４
６がそれぞれ接続されている。また、ＦＦ２２１〜２２
６はそれぞれ出力端子Ｑを有している。なお、第１のパ
ラレルクロック入力端子２４１〜２４６にはそれぞれシ
リアルクロック信号の１周期ずつ位相がずれて立ち上が
る第１のパラレルクロック信号が入力されるものであ
る。なお、図４においては、各第１のパラレルクロック
信号の１周期はシリアルクロック信号の６周期と同等で
ある（つまり、第１のパラレルクロック信号の周波数は
シリアルクロック信号の１／６）。
【００３９】上記のように構成された第３の実施例にお
けるシリアル−パラレル変換回路の動作について、以下
に説明する。図５は、第３の実施例におけるシリアル−
パラレル変換回路の動作を示すタイミングチャ−トであ
る。なお、図５においては、６ビットで構成されるデ−
タのシリアル−パラレル変換回路の場合を例として説明
する。
けるシリアル−パラレル変換回路の動作について、以下
に説明する。図５は、第３の実施例におけるシリアル−
パラレル変換回路の動作を示すタイミングチャ−トであ
る。なお、図５においては、６ビットで構成されるデ−
タのシリアル−パラレル変換回路の場合を例として説明
する。
【００４０】初期状態として、ＦＦ１１０及びＦＦ２１
１及び２１２、２２１〜２２６には、パラレルデータと
して出力すべきデ−タが格納されていないもの（各ＦＦ
は、例えば、格納不要なデ−タとして”０”を格納す
る）とし、シリアルクロック信号、第２のパラレルクロ
ック信号を受信する第２のパラレルクロック入力端子２
３２、第１のパラレルクロック信号を受信する第１のパ
ラレルクロック入力端子２４２〜２４４はともに低電位
レベルであり、第２のパラレルクロック信号を受信する
第２のパラレルクロック入力端子２３１、第１のパラレ
ルクロック信号を受信する第１のパラレルクロック入力
端子２４１、２４５及び２４６は高電位レベルであると
する。
１及び２１２、２２１〜２２６には、パラレルデータと
して出力すべきデ−タが格納されていないもの（各ＦＦ
は、例えば、格納不要なデ−タとして”０”を格納す
る）とし、シリアルクロック信号、第２のパラレルクロ
ック信号を受信する第２のパラレルクロック入力端子２
３２、第１のパラレルクロック信号を受信する第１のパ
ラレルクロック入力端子２４２〜２４４はともに低電位
レベルであり、第２のパラレルクロック信号を受信する
第２のパラレルクロック入力端子２３１、第１のパラレ
ルクロック信号を受信する第１のパラレルクロック入力
端子２４１、２４５及び２４６は高電位レベルであると
する。
【００４１】タイミングＴ１において、シリアルデ−タ
入力端子１０１には、シリアルクロック信号の立ち上が
りに応答して、ビットＡ１〜Ａ６の６ビットから構成さ
れるデ−タのビットＡ１を受信する。この時、第２のパ
ラレルクロック入力端子２３２に入力される第２のパラ
レルクロック信号及び第１のパラレルクロック入力端子
２４４に入力される第１のパラレルクロック信号も立ち
上がるが、初期状態として、ＦＦ１１０及びＦＦ２１２
の出力は格納不要なデ−タの”０”を出力しているた
め、ＦＦ２１２及び２２４はこの格納不要なデ−タであ
る”０”を格納し、出力する。
入力端子１０１には、シリアルクロック信号の立ち上が
りに応答して、ビットＡ１〜Ａ６の６ビットから構成さ
れるデ−タのビットＡ１を受信する。この時、第２のパ
ラレルクロック入力端子２３２に入力される第２のパラ
レルクロック信号及び第１のパラレルクロック入力端子
２４４に入力される第１のパラレルクロック信号も立ち
上がるが、初期状態として、ＦＦ１１０及びＦＦ２１２
の出力は格納不要なデ−タの”０”を出力しているた
め、ＦＦ２１２及び２２４はこの格納不要なデ−タであ
る”０”を格納し、出力する。
【００４２】次に、タイミングＴ２において、シリアル
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ１
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ２を受信する。これは、タイミ
ングＴ１において、シリアルクロック信号の立ち上がり
と同時であると、ＦＦ１１０がこのビットＡ２を取り込
んでしまうことを避けるためである。また、第２パラレ
ルクロック入力端子２３１に入力される第２のパラレル
クロック信号及び第１のパラレルクロック入力端子に入
力される第１のパラレルクロック入力端子２４３に入力
される第１のパラレルクロック信号も立ち上がるが、Ｆ
Ｆ１１０がビットＡ１を格納して出力するまでには、Ｆ
Ｆ１１０の動作による遅延が生ずるので、この第２パラ
レルクロック信号の立ち上がりに応答してＦＦ２１１
は、ビットＡ１を格納する前にＦＦ１１０が出力してい
た格納不要なデ−タである”０”を格納する。また、Ｆ
Ｆ２１１の出力は格納不要なデ−タである”０”を出力
しているため、ＦＦ２２３はこの格納不要なデ−タであ
る”０”を格納し、出力する。
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ１
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ２を受信する。これは、タイミ
ングＴ１において、シリアルクロック信号の立ち上がり
と同時であると、ＦＦ１１０がこのビットＡ２を取り込
んでしまうことを避けるためである。また、第２パラレ
ルクロック入力端子２３１に入力される第２のパラレル
クロック信号及び第１のパラレルクロック入力端子に入
力される第１のパラレルクロック入力端子２４３に入力
される第１のパラレルクロック信号も立ち上がるが、Ｆ
Ｆ１１０がビットＡ１を格納して出力するまでには、Ｆ
Ｆ１１０の動作による遅延が生ずるので、この第２パラ
レルクロック信号の立ち上がりに応答してＦＦ２１１
は、ビットＡ１を格納する前にＦＦ１１０が出力してい
た格納不要なデ−タである”０”を格納する。また、Ｆ
Ｆ２１１の出力は格納不要なデ−タである”０”を出力
しているため、ＦＦ２２３はこの格納不要なデ−タであ
る”０”を格納し、出力する。
【００４３】次に、タイミングＴ３において、シリアル
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ２
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ３を受信する。また、第２のパ
ラレルクロック入力端子２３２に入力される第２のパラ
レルクロック信号も立ち上がる。上述したように、ＦＦ
１１０がビットＡ２を格納して出力するまでには、ＦＦ
１１０の動作による遅延が生ずるので、このパラレルク
ロック信号の立ち上がりに応答してＦＦ２１２は、ビッ
トＡ２を格納する前にＦＦ１１０が出力していたビット
Ａ１を格納し、出力する。この時、第１のパラレルクロ
ック入力端子２４２に入力される第１のパラレルクロッ
ク信号も立ち上がるが、ＦＦ２１２がビットＡ１を格納
して出力するまでには、ＦＦ２１２の動作による遅延が
生ずるので、この第１のパラレルクロック信号の立ち上
がりに応答して、ＦＦ２２２は、ビットＡ１を格納する
前にＦＦ２１２が出力していた格納不要なデ−タであ
る”０”を格納し、出力する。
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ２
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ３を受信する。また、第２のパ
ラレルクロック入力端子２３２に入力される第２のパラ
レルクロック信号も立ち上がる。上述したように、ＦＦ
１１０がビットＡ２を格納して出力するまでには、ＦＦ
１１０の動作による遅延が生ずるので、このパラレルク
ロック信号の立ち上がりに応答してＦＦ２１２は、ビッ
トＡ２を格納する前にＦＦ１１０が出力していたビット
Ａ１を格納し、出力する。この時、第１のパラレルクロ
ック入力端子２４２に入力される第１のパラレルクロッ
ク信号も立ち上がるが、ＦＦ２１２がビットＡ１を格納
して出力するまでには、ＦＦ２１２の動作による遅延が
生ずるので、この第１のパラレルクロック信号の立ち上
がりに応答して、ＦＦ２２２は、ビットＡ１を格納する
前にＦＦ２１２が出力していた格納不要なデ−タであ
る”０”を格納し、出力する。
【００４４】次に、タイミングＴ４において、シリアル
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ３
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ４を受信する。また、第２のパ
ラレルクロック入力端子２３１に入力される第２のパラ
レルクロック信号も立ち上がる。上述したように、ＦＦ
１１０がビットＡ３を格納して出力するまでには、ＦＦ
１１０の動作による遅延が生ずるので、この第２のパラ
レルクロック信号の立ち上がりに応答してＦＦ２１１
は、ビットＡ３を格納する前にＦＦ１１０が出力してい
たビットＡ２を格納し、出力する。この時、第１のパラ
レルクロック入力端子２４１に入力される第１のパラレ
ルクロック信号も立ち上がるが、上述したように、ＦＦ
２１１がビットＡ２を格納して出力するまでには、ＦＦ
２１１の動作による遅延が生ずるので、この第１のパラ
レルクロック信号の立ち上がりに応答してＦＦ２２１
は、ビットＡ２を格納する前にＦＦ２１１が出力してい
た格納不要なデ−タである”０”を格納し、出力する。
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ３
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ４を受信する。また、第２のパ
ラレルクロック入力端子２３１に入力される第２のパラ
レルクロック信号も立ち上がる。上述したように、ＦＦ
１１０がビットＡ３を格納して出力するまでには、ＦＦ
１１０の動作による遅延が生ずるので、この第２のパラ
レルクロック信号の立ち上がりに応答してＦＦ２１１
は、ビットＡ３を格納する前にＦＦ１１０が出力してい
たビットＡ２を格納し、出力する。この時、第１のパラ
レルクロック入力端子２４１に入力される第１のパラレ
ルクロック信号も立ち上がるが、上述したように、ＦＦ
２１１がビットＡ２を格納して出力するまでには、ＦＦ
２１１の動作による遅延が生ずるので、この第１のパラ
レルクロック信号の立ち上がりに応答してＦＦ２２１
は、ビットＡ２を格納する前にＦＦ２１１が出力してい
た格納不要なデ−タである”０”を格納し、出力する。
【００４５】次に、タイミングＴ５において、シリアル
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ４
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ５を受信する。また、第２のパ
ラレルクロック入力端子２３２に入力される第２のパラ
レルクロック信号も立ち上がる。上述したように、ＦＦ
１１０がビットＡ４を格納して出力するまでには、ＦＦ
１１０の動作による遅延が生ずるので、この第２のパラ
レルクロック信号の立ち上がりに応答してＦＦ２１２
は、ビットＡ４を格納する前にＦＦ１１０が出力してい
たビットＡ３を格納し、出力する。この時、第１のパラ
レルクロック入力端子２４６に入力される第１のパラレ
ルクロック信号も立ち上がる。上述したように、ＦＦ２
１２がビットＡ３を格納して出力するまでには、ＦＦ２
１２の動作による遅延が生ずるので、この第１のパラレ
ルクロック信号の立ち上がりに応答してＦＦ２２６は、
ビットＡ３を格納する前にＦＦ２１１が出力していたビ
ットＡ１を格納し、出力する。
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ４
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ５を受信する。また、第２のパ
ラレルクロック入力端子２３２に入力される第２のパラ
レルクロック信号も立ち上がる。上述したように、ＦＦ
１１０がビットＡ４を格納して出力するまでには、ＦＦ
１１０の動作による遅延が生ずるので、この第２のパラ
レルクロック信号の立ち上がりに応答してＦＦ２１２
は、ビットＡ４を格納する前にＦＦ１１０が出力してい
たビットＡ３を格納し、出力する。この時、第１のパラ
レルクロック入力端子２４６に入力される第１のパラレ
ルクロック信号も立ち上がる。上述したように、ＦＦ２
１２がビットＡ３を格納して出力するまでには、ＦＦ２
１２の動作による遅延が生ずるので、この第１のパラレ
ルクロック信号の立ち上がりに応答してＦＦ２２６は、
ビットＡ３を格納する前にＦＦ２１１が出力していたビ
ットＡ１を格納し、出力する。
【００４６】次に、タイミングＴ６において、シリアル
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ５
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ６を受信する。また、第２のパ
ラレルクロック入力端子２３１に入力される第２のパラ
レルクロック信号も立ち上がる。上述したように、ＦＦ
１１０がビットＡ５を格納して出力するまでには、ＦＦ
１１０の動作による遅延が生ずるので、この第２のパラ
レルクロック信号の立ち上がりに応答してＦＦ２１１
は、ビットＡ５を格納する前にＦＦ１１０が出力してい
たビットＡ４を格納し、出力する。この時、第１のパラ
レルクロック入力端子２４５に入力される第１のパラレ
ルクロック信号も立ち上がる。上述したように、ＦＦ２
１１がビットＡ４を格納して出力するまでには、ＦＦ２
１１の動作による遅延が生ずるので、この第１のパラレ
ルクロック信号の立ち上がりに応答してＦＦ２２５は、
ビットＡ４を格納する前にＦＦ２１１が出力していたビ
ットＡ２を格納し、出力する。
クロック信号の立ち上がりに応答して、ＦＦ１１０はシ
リアルデ−タ入力端子１０１で受信していたビットＡ５
を格納し、出力する。この時、シリアルクロック信号の
立ち上がりからわずかに遅れてシリアルデ−タ入力端子
１０１は、次のビットＡ６を受信する。また、第２のパ
ラレルクロック入力端子２３１に入力される第２のパラ
レルクロック信号も立ち上がる。上述したように、ＦＦ
１１０がビットＡ５を格納して出力するまでには、ＦＦ
１１０の動作による遅延が生ずるので、この第２のパラ
レルクロック信号の立ち上がりに応答してＦＦ２１１
は、ビットＡ５を格納する前にＦＦ１１０が出力してい
たビットＡ４を格納し、出力する。この時、第１のパラ
レルクロック入力端子２４５に入力される第１のパラレ
ルクロック信号も立ち上がる。上述したように、ＦＦ２
１１がビットＡ４を格納して出力するまでには、ＦＦ２
１１の動作による遅延が生ずるので、この第１のパラレ
ルクロック信号の立ち上がりに応答してＦＦ２２５は、
ビットＡ４を格納する前にＦＦ２１１が出力していたビ
ットＡ２を格納し、出力する。
【００４７】以降、タイミングＴ７においては、第１の
パラレルクロック入力端子２４４に入力される第１のパ
ラレルクロック信号の立ち上がりに応答して、ＦＦ２２
４はＦＦ２１２から出力されるビットＡ３を格納し、出
力する。同様に、タイミングＴ８においては、第１のパ
ラレルクロック入力端子２４３に入力される第１のパラ
レルクロック信号の立ち上がりに応答して、ＦＦ２２３
はＦＦ２１１から出力されるビットＡ４を格納し、出力
する。タイミングＴ９においては、第１のパラレルクロ
ック入力端子２４２に入力される第１のパラレルクロッ
ク信号の立ち上がりに応答して、ＦＦ２２２はＦＦ２１
２から出力されるビットＡ２を格納し、出力する。タイ
ミングＴ１０においては、第１のパラレルクロック入力
端子２４１に入力される第１のパラレルクロック信号の
立ち上がりに応答して、ＦＦ２２１はＦＦ２１１から出
力されるビットＡ１を格納し、出力する。
パラレルクロック入力端子２４４に入力される第１のパ
ラレルクロック信号の立ち上がりに応答して、ＦＦ２２
４はＦＦ２１２から出力されるビットＡ３を格納し、出
力する。同様に、タイミングＴ８においては、第１のパ
ラレルクロック入力端子２４３に入力される第１のパラ
レルクロック信号の立ち上がりに応答して、ＦＦ２２３
はＦＦ２１１から出力されるビットＡ４を格納し、出力
する。タイミングＴ９においては、第１のパラレルクロ
ック入力端子２４２に入力される第１のパラレルクロッ
ク信号の立ち上がりに応答して、ＦＦ２２２はＦＦ２１
２から出力されるビットＡ２を格納し、出力する。タイ
ミングＴ１０においては、第１のパラレルクロック入力
端子２４１に入力される第１のパラレルクロック信号の
立ち上がりに応答して、ＦＦ２２１はＦＦ２１１から出
力されるビットＡ１を格納し、出力する。
【００４８】これにより、パラレル変換回路２２０は、
シリアルに入力されたビットＡ１〜Ａ６の６ビットから
なるデ−タをパラレルデ−タ出力端子２５６〜２５１に
出力することとなる。この時、ＦＦ１１０はシリアルデ
−タ入力端子１０１で受信するビットＢ１を格納し、出
力することとなる。なお、このパラレルデ−タ出力端子
２５１から出力されるデ−タのビットは、６ビットのデ
−タのうちシリアルデ−タ入力端子１０１に最後に入力
されたビット（図５においてはビットＡ６）であり、パ
ラレルデ−タ出力端子２５６から出力されるデ−タのビ
ットは、６ビットのデ−タのうちシリアルデ−タ入力端
子１０１に最初に入力されたビット（図５においてはビ
ットＡ１）である。
シリアルに入力されたビットＡ１〜Ａ６の６ビットから
なるデ−タをパラレルデ−タ出力端子２５６〜２５１に
出力することとなる。この時、ＦＦ１１０はシリアルデ
−タ入力端子１０１で受信するビットＢ１を格納し、出
力することとなる。なお、このパラレルデ−タ出力端子
２５１から出力されるデ−タのビットは、６ビットのデ
−タのうちシリアルデ−タ入力端子１０１に最後に入力
されたビット（図５においてはビットＡ６）であり、パ
ラレルデ−タ出力端子２５６から出力されるデ−タのビ
ットは、６ビットのデ−タのうちシリアルデ−タ入力端
子１０１に最初に入力されたビット（図５においてはビ
ットＡ１）である。
【００４９】このように構成することで、デ−タ転送回
路２１０を設けることで、相補的な２つの第２のパラレ
ルクロック信号によりＦＦ１１０からの出力を交互に格
納し、格納したビットをそれぞれ出力するようにしてい
る。また、パラレル変換回路２２０を、デ−タ転送回路
２１０の出力の数に対応してブロック分けし、それぞれ
第１のパラレルクロック信号により順次格納し、出力す
るようにしている。複数の第１のパラレルクロック信号
の立ち上がりのタイミングはそれぞれシリアルクロック
信号の１周期ずつ位相をずらしているので、第１の実施
例と同様に、シリアル−パラレル変換回路を構成するＦ
Ｆの全てが同時に動作することはない。よって、動作ノ
イズの発生をより低減することができる。また、従来の
シリアル−パラレル変換回路に比べて、シフトレジスタ
を必要としないので、ＦＦの数を減らすことができ、こ
れによっても、動作ノイズの発生をより低減することが
できる。また、回路構成をより縮小化することができる
ので、シリアル−パラレル変換回路を搭載する半導体集
積回路のチップ全体を縮小化することができる。さら
に、デ−タ転送回路２１０を設けたことにより、シリア
ルクロック信号の１周期分より長く（第３の実施例では
シリアルクロック信号の２周期分）ＦＦ１１０からの出
力を保持しておくことができるので、動作マ−ジンを大
きくすることが容易にでき、パラレル変換回路２２０へ
確実にデ−タのビットを転送することができる。よっ
て、シリアル−パラレル変換回路の動作の信頼性を向上
することができる。
路２１０を設けることで、相補的な２つの第２のパラレ
ルクロック信号によりＦＦ１１０からの出力を交互に格
納し、格納したビットをそれぞれ出力するようにしてい
る。また、パラレル変換回路２２０を、デ−タ転送回路
２１０の出力の数に対応してブロック分けし、それぞれ
第１のパラレルクロック信号により順次格納し、出力す
るようにしている。複数の第１のパラレルクロック信号
の立ち上がりのタイミングはそれぞれシリアルクロック
信号の１周期ずつ位相をずらしているので、第１の実施
例と同様に、シリアル−パラレル変換回路を構成するＦ
Ｆの全てが同時に動作することはない。よって、動作ノ
イズの発生をより低減することができる。また、従来の
シリアル−パラレル変換回路に比べて、シフトレジスタ
を必要としないので、ＦＦの数を減らすことができ、こ
れによっても、動作ノイズの発生をより低減することが
できる。また、回路構成をより縮小化することができる
ので、シリアル−パラレル変換回路を搭載する半導体集
積回路のチップ全体を縮小化することができる。さら
に、デ−タ転送回路２１０を設けたことにより、シリア
ルクロック信号の１周期分より長く（第３の実施例では
シリアルクロック信号の２周期分）ＦＦ１１０からの出
力を保持しておくことができるので、動作マ−ジンを大
きくすることが容易にでき、パラレル変換回路２２０へ
確実にデ−タのビットを転送することができる。よっ
て、シリアル−パラレル変換回路の動作の信頼性を向上
することができる。
【００５０】なお、第３の実施例においては、６ビット
から構成されるデ−タに対するシリアル−パラレル変換
回路についてを説明したが、２ｎビットから構成される
デ−タに対しても同様にすることができることは言うま
でもない。この場合、パラレル変換回路を構成する２ｎ
個のＦＦをｎ個のＦＦから構成される２つのブロックに
分け、複数の第１のパラレルクロック信号の１周期はシ
リアルクロック信号のｎ周期と同等（つまり、各第１の
パラレルクロック信号の周波数はシリアルクロック信号
の周波数の１／（２ｎ））とし、各第１のパラレルクロ
ック信号の立ち上がりはシリアルクロック信号の１周期
分ずつ位相をずらしておけばよい。また、ブロック分け
も２つに限らず、デ−タ転送回路からの出力数に応じて
分けるようにしてもよい。また、第３の実施例において
は、デ−タ転送回路を１つにしたが、デ−タ転送回路の
出力を、さらに、同様なデ−タ転送回路で受けるように
してもよい。この場合、パラレル変換回路を構成するＦ
Ｆは、１段目のデ−タ転送回路の出力数に２段目のデ−
タ転送回路の出力数を乗じた数とすればよい。なお、デ
−タ転送回路を複数段にしても同様に考慮することで実
現できることはいうまでもない。
から構成されるデ−タに対するシリアル−パラレル変換
回路についてを説明したが、２ｎビットから構成される
デ−タに対しても同様にすることができることは言うま
でもない。この場合、パラレル変換回路を構成する２ｎ
個のＦＦをｎ個のＦＦから構成される２つのブロックに
分け、複数の第１のパラレルクロック信号の１周期はシ
リアルクロック信号のｎ周期と同等（つまり、各第１の
パラレルクロック信号の周波数はシリアルクロック信号
の周波数の１／（２ｎ））とし、各第１のパラレルクロ
ック信号の立ち上がりはシリアルクロック信号の１周期
分ずつ位相をずらしておけばよい。また、ブロック分け
も２つに限らず、デ−タ転送回路からの出力数に応じて
分けるようにしてもよい。また、第３の実施例において
は、デ−タ転送回路を１つにしたが、デ−タ転送回路の
出力を、さらに、同様なデ−タ転送回路で受けるように
してもよい。この場合、パラレル変換回路を構成するＦ
Ｆは、１段目のデ−タ転送回路の出力数に２段目のデ−
タ転送回路の出力数を乗じた数とすればよい。なお、デ
−タ転送回路を複数段にしても同様に考慮することで実
現できることはいうまでもない。
【００５１】
【発明の効果】以上、詳細に説明しましたように、本発
明においては第１の実施例のように構成することによ
り、シリアル−パラレル変換回路を構成するＦＦの全て
が同時に動作することはない。よって、動作ノイズの発
生をより低減することができる。また、従来のシリアル
−パラレル変換回路に比べて、シフトレジスタを必要と
しないので、ＦＦの数を減らすことができ、これによっ
ても、動作ノイズの発生をより低減することができる。
また、回路構成をより縮小化することができるので、シ
リアル−パラレル変換回路を搭載する半導体集積回路の
チップ全体を縮小化することができる。
明においては第１の実施例のように構成することによ
り、シリアル−パラレル変換回路を構成するＦＦの全て
が同時に動作することはない。よって、動作ノイズの発
生をより低減することができる。また、従来のシリアル
−パラレル変換回路に比べて、シフトレジスタを必要と
しないので、ＦＦの数を減らすことができ、これによっ
ても、動作ノイズの発生をより低減することができる。
また、回路構成をより縮小化することができるので、シ
リアル−パラレル変換回路を搭載する半導体集積回路の
チップ全体を縮小化することができる。
【００５２】また、第２の実施例のように構成すること
により、第１の実施例と同等な効果を実現することがで
きるとともに、複数のパラレルクロック信号をシリアル
クロック信号に同期して、シリアル−パラレル変換回路
の内部で生成することができる。よって、外部からの入
力信号数及び入力信号端子数を削減できるとともに、シ
リアルクロック信号との同期が容易に行われることによ
り、シリアル−パラレル変換回路の動作の信頼性をより
向上することができる。
により、第１の実施例と同等な効果を実現することがで
きるとともに、複数のパラレルクロック信号をシリアル
クロック信号に同期して、シリアル−パラレル変換回路
の内部で生成することができる。よって、外部からの入
力信号数及び入力信号端子数を削減できるとともに、シ
リアルクロック信号との同期が容易に行われることによ
り、シリアル−パラレル変換回路の動作の信頼性をより
向上することができる。
【００５３】また、第３の実施例のように構成すること
により、第１の実施例と同等な効果を実現することがで
きるとともに、パラレル変換回路への転送周期をシリア
ルクロック信号の周期より長くできるので、動作マ−ジ
ンを大きくすることができ、シリアル−パラレル変換回
路の動作の信頼性を向上することができる。
により、第１の実施例と同等な効果を実現することがで
きるとともに、パラレル変換回路への転送周期をシリア
ルクロック信号の周期より長くできるので、動作マ−ジ
ンを大きくすることができ、シリアル−パラレル変換回
路の動作の信頼性を向上することができる。
【図１】本発明の第１の実施例を示すシリアルーパラレ
ル変換回路の回路図である。
ル変換回路の回路図である。
【図２】図１のシリアルーパラレル変換回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図３】本発明の第２の実施例を示すシリアルーパラレ
ル変換回路の回路図である。
ル変換回路の回路図である。
【図４】本発明の第３の実施例を示すシリアルーパラレ
ル変換回路の回路図である。
ル変換回路の回路図である。
【図５】図４のシリアルーパラレル変換回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図６】従来のシリアルーパラレル変換回路の回路図で
ある。
ある。
【図７】図６のシリアル−パラレル変換回路の動作を示
すタイミングチャ−トである。
すタイミングチャ−トである。
１、１０１ シリアルデータ入力端子 ２、１０２ シリアルクロック入力端子 １１０ フリップフロップ（ＦＦ） １２０、２２０ パラレル変換回路 １３０ー１〜１３０ーｎ、２５１〜２５６ パラレ
ルデータ出力端子 １５０ クロック分周回路 ２１０ データ転送回路 ２３１、２３２ 第２のパラレルクロック入力端子 ２４１〜２４６ 第１のパラレルクロック入力端子
ルデータ出力端子 １５０ クロック分周回路 ２１０ データ転送回路 ２３１、２３２ 第２のパラレルクロック入力端子 ２４１〜２４６ 第１のパラレルクロック入力端子
Claims (3)
- 【請求項１】 複数ビットからなるデ−タの各ビットを
シリアルに受信して、受信した複数ビットのデ−タをパ
ラレルデ−タとして出力するシリアル−パラレル変換回
路において、 第１の電位レベルと第２の電位レベルを有する第１のク
ロック信号の該第１の電位レベルから該第２の電位レベ
ルへの遷移に応答して、シリアルに受信した前記デ−タ
をビット単位で格納して出力するデ−タ受信回路と、 複数の格納手段を有し、各格納手段は、前記第１のクロ
ック信号の前記第１の電位レベルから前記第２の電位レ
ベルへの遷移毎に順次電位レベルが遷移するｎ個の第２
のクロック信号のうちの対応する１つの該第２のクロッ
ク信号の電位レベルの遷移に応答して前記デ−タ受信回
路からの出力に応じたデ−タを格納して出力するパラレ
ル変換回路とを、 有することを特徴とするシリアル−パラレル変換回路。 - 【請求項２】 請求項１記載のシリアル−パラレル変換
回路において、前記第１のクロック信号を受信し、該第
１のクロック信号を分周することにより前記複数の第２
のクロック信号を生成する分周回路を有することを特徴
とするシリアル−パラレル変換回路。 - 【請求項３】 請求項１記載のシリアル−パラレル変換
回路において、前記デ−タ受信回路は、前記第１のクロ
ック信号の前記第１の電位レベルから前記第２の電位レ
ベルへの遷移に応答して、シリアルに受信した前記デ−
タをビット単位で格納して出力する第１の受信手段と、 複数の出力を有し、前記第１のクロック信号の前記第１
の電位レベルから前記第２の電位レベルへの遷移毎にそ
れぞれ電位レベルが遷移する複数の第３のクロック信号
のうちの対応する１つの該第３のクロック信号の電位レ
ベルの遷移に応答して前記第１の受信手段からの出力に
応じたデ−タを格納してそれぞれ出力する第２の受信手
段を有し、 前記パラレル変換回路の各格納手段は、前記第２の受信
手段の複数の出力のうちの対応する１つを受信すること
を特徴とするシリアル−パラレル変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9019069A JPH10224231A (ja) | 1997-01-31 | 1997-01-31 | シリアルーパラレル変換回路 |
| TW086116888A TW393832B (en) | 1997-01-31 | 1997-11-13 | Serial-to-parallel converter |
| EP97309231A EP0856948A1 (en) | 1997-01-31 | 1997-11-17 | Serial-to-parallel converter |
| KR1019970067058A KR100337687B1 (ko) | 1997-01-31 | 1997-12-09 | 직병렬컨버터 |
| CN98103703A CN1191420A (zh) | 1997-01-31 | 1998-01-26 | 串并转换器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9019069A JPH10224231A (ja) | 1997-01-31 | 1997-01-31 | シリアルーパラレル変換回路 |
Publications (1)
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