JP2004228738A - 高速分離回路 - Google Patents
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Abstract
【課題】従来の高速分離回路では、ラッチ回路、分周器等の論理回路およびバッファアンプ等周辺回路部品類の数が多いため、消費電力が大となり、集積化の際のチップ面積にも限界を生じていた。また、高速クロック信号の分配点が多く、分配先への十分なパワーと周波数帯域の確保にも難点があった。このような問題を解決した高速分離回路の実現が課題となっていた。
【解決手段】高速データレートの時系列データを、複数群並列配置した多段従属接続したラッチ回路群に同時に印加し、各ラッチ回路を低速で位相の異なるクロックで動作させることにより、位相のそろったデータの分離・並列化を実現している。また、このための多相クロック発生用の簡単な構成の分周器とラッチ回路も開発した。
【選択図】図１
【解決手段】高速データレートの時系列データを、複数群並列配置した多段従属接続したラッチ回路群に同時に印加し、各ラッチ回路を低速で位相の異なるクロックで動作させることにより、位相のそろったデータの分離・並列化を実現している。また、このための多相クロック発生用の簡単な構成の分周器とラッチ回路も開発した。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の信号を時分割的に多重化された信号を分離・並列化する回路に関するものである。
【０００２】
【従来の技術】
【非特許文献１】Ｈ． Ｋａｎｏ、 Ｔ． Ｓｕｚｕｋｉ， Ｓ． Ｙａｍａｍｕｒａ， Ｙ． Ｎａｋａｓｈａ， Ｋ． Ｓａｗａｄａ， Ｔ． Ｔａｋａｈａｓｈｉ， Ｋ． Ｍａｋｉｙａｍａ， Ｔ．Ｈｉｒｏｓｅ， ａｎｄ Ｔ． Ｗａｔａｎａｂｅ ”Ａ ５０−Ｇｂｉｔ／ｓ １：４Ｄｅｍｕｌｔｉｐｌｅｘｅｒ ＩＣ ｉｎ ＩｎＰ−ｂａｓｅｄ ＨＥＭＴ Ｔｅｃｈｎｏｌｏｇｙ”，Ｔｅｃｈ． Ｄｉｇ． ＩＥＥＥ ＭＴＴ−Ｓ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｉｃｒｏｗａｖｅ Ｓｙｍｐｏｓｉｕｍ ２００２ ｐｐ．７５−７８
高速分離回路の従来例として図６に示すような構成が知られている。図６において、ＤＴはビットレート４ｆ（ｂｉｔ／ｓ）の入力データ、ＣＴは周波数２ｆ（Ｈｚ）のクロック入力、２ｆ（Ｈｚ）０°は周波数２ｆ（Ｈｚ）位相０°のクロック、２ｆ（Ｈｚ）１８０°は周波数２ｆ（Ｈｚ）位相１８０°のクロック、ｆ（Ｈｚ）０°は周波数ｆ（Ｈｚ）位相０°のクロック、ｆ（Ｈｚ）１８０°は周波数ｆ（Ｈｚ）位相１８０°のクロック、Ｑ０〜Ｑ３はビットレートｆ（ｂｉｔ／ｓ）の出力データ端子、頭文字がＬのブロックはラッチ回路、ＴＦＦは分周器、頭文字がＢＡのものはバッファアンプである。
【０００３】
図６の回路動作について図６と図７とを併用して以下に説明する。入力データＤＴはバッファアンプＢＡ４ｆｄを介して、３つのラッチ回路（Ｌｅ１，Ｌｅ２，Ｌｅ３）が直列接続された第五のラッチ回路群５、及び２つのラッチ回路（Ｌｇ１，Ｌｇ２）が直列接続された第六のラッチ回路群６にそれぞれ分配される。また、クロック入力ＣＴはバッファアンプＢＡ２ｆｃを介して、０度と１８０度の位相を有するクロック差動信号（２ｆ（Ｈｚ）０°および２ｆ（Ｈｚ）１８０°）に変換されると同時に、第五および第六のラッチ回路群５と６、及び分周器ＴＦＦへ分配される。ここで、第五のラッチ回路群５における第一番目のラッチ回路Ｌｅ１にはクロック２ｆ（Ｈｚ）０°が入力されており、図７に示すようにクロック２ｆ（Ｈｚ）０°の立ち上がり箇所にあるデータ０Ａ，２Ａ，０Ｂ，２Ｂ…が取り込まれる。一方、第六のラッチ回路群６の一番目のラッチ回路Ｌｇ１にはクロック２ｆ（Ｈｚ）１８０°が入力されており、同じく図７に示すように２ｆ（Ｈｚ）１８０°の立ち上がり箇所にあるデータ１Ａ，３Ａ，１Ｂ，３Ｂ、…が取り込まれる。ここでラッチ回路は、クロックの立ち上がりで取り込んだデータをクロックがハイレベルの間保持する一方、クロックがローレベルの間は入力されているデータをそのまま透過して出力する。
【０００４】
このような動作を行うラッチ回路が、第五のラッチ回路群５にはＬｅ１に続いて更に２つ、第六のラッチ回路群６にはＬｇ１に続いて更に１つ接続されている。その結果、第五のラッチ回路群５の最終段であるＬｅ３の出力は、データエッジがクロック２ｆ（Ｈｚ）１８０°の立ち上がりに同期したビットレート２ｆ（ｂｉｔ／ｓ）の０Ａ，２Ａ，０Ｂ，２Ｂ…なる信号列、第六のラッチ回路群６における最終段Ｌｇ２の出力もデータエッジがクロック２ｆ（Ｈｚ）１８０°の立ち上がりに同期したビットレート２ｆ（ｂｉｔ／ｓ）の１Ａ，３Ａ，１Ｂ，３Ｂ…なる信号列となる。更に、これら２つの２ｆ（ｂｉｔ／ｓ）の信号列は、第五及び第六のラッチ回路群５と６の後段に続くラッチ回路群において、上記と同じ原理により図７Ｑ０〜Ｑ３に示すようにデータエッジが揃った４つのｆ（ｂｉｔ／ｓ）の信号列に分離され並列化されて出力される。
【０００５】
【発明が解決しようとする課題】
しかしながら上記の従来例を用いて高速分離回路を構成するとき、以下のような課題が存在する。
第一の課題は、部品点数が多いことである。「従来の技術」の項で示した例では、ラッチ回路及び分周器の論理回路が１６個、バッファアンプが９個と合計２５個の部品が使用されている。このため消費電力は増大し、集積化する場合にはチップ面積も大きくなる等の不利を負う。
第二の課題は、高速クロック信号を多数分配する点である。「従来の技術」の例では、最も高速な２ｆ（Ｈｚ）のクロック信号を分周器（ＴＦＦ）及び５つのラッチ回路へ分配している。高速クロック信号の分配は、帯域制限・損失・反射等により分配先へ回路動作に十分な波形とパワーの分配が難しいと同時に、分配部分の高速・広帯域性を担保すべく多くの電力を消費してしまうのが一般である。
本発明においては、これら課題を解決し、低消費電力、小型で高速な分離回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】
前記目的を達成するために、
本発明の請求項１においては、ビットレートが４ｆ（ｂｉｔ／ｓ）の時系列構成の入力データ信号を位相が揃った複数の並列データ群に分離・配列する回路において、４つのラッチ回路が直列接続された第一のラッチ回路群と、３つのラッチ回路が直列接続された第二のラッチ回路群と、３つのラッチ回路が直列接続された第三のラッチ回路群と、２つのラッチ回路が直列接続された第四のラッチ回路群と、周波数が２ｆ（Ｈｚ）のクロック信号を入力として位相がそれぞれ０度、９０度、１８０度、２７０度である周波数ｆ（Ｈｚ）の４つの信号を出力する分周器とから構成され、上記ビットレート４ｆ（ｂｉｔ／ｓ）の入力データ信号が上記第一、第二、第三及び第四のラッチ回路群それぞれの第一番目のラッチ回路に四分配され、上記各ラッチ回路群のクロック信号となる周波数ｆ（Ｈｚ）で位相０度の信号が、第一のラッチ回路群の第一番目のラッチ回路と、第三のラッチ回路群の第二番目のラッチ回路とに入力され、上記クロック信号となる周波数ｆ（Ｈｚ）で位相９０度の信号が、第一のラッチ回路群の第四番目のラッチ回路と、第二のラッチ回路群の第一番目のラッチ回路と、第二のラッチ回路群の第三番目のラッチ回路と、第三のラッチ回路群の第三番目のラッチ回路と、第四のラッチ回路群の第二番目のラッチ回路とに入力され、上記クロック信号となる周波数ｆ（Ｈｚ）、位相１８０度の信号が、第一のラッチ回路群の第二番目のラッチ回路と、第三のラッチ回路群の第一番目のラッチ回路とに入力され、上記クロック信号となる周波数ｆ（Ｈｚ）、位相２７０度の信号が、第一のラッチ回路群の第三番目のラッチ回路と、第二のラッチ回路群の第二番目のラッチ回路と、第四のラッチ回路群の第一番目のラッチ回路とに入力される構成の高速分離回路について規定している。
【０００７】
請求項２においては、請求項１に記載のラッチ回路が、入力クロック信号がハイレベルの時は、入力クロック信号がハイレベルに遷移する直前の出力データ信号を保持して出力すると同時に、入力クロック信号がローレベルの時は、入力信号を透過して出力する高速分離回路について規定している。
請求項３においては、入力クロック信号がローレベルの時は、入力クロック信号がローレベルに遷移する直前の出力データを保持して出力すると同時に、入力クロック信号がハイレベルの時は、入力データ信号を透過して出力するように構成したラッチ回路を有する高速分離回路について規定している。
【０００８】
請求項４においては、請求項１に記載のラッチ回路として、第１および第２のトランジスタは差動対を形成し、上記第１および第２のトランジスタにおける第１の電極が共通に接続され、第２の電極にそれぞれ差動入力が印加され、第３の電極は第１および第２の負荷抵抗を介してそれぞれ電源端子の一方に接続され、上記第３の電極からそれぞれ出力を取り出す構成となっており、上記共通接続された第１および第２のトランジスタにおける第１の電極にはスイッチング素子を形成する第３のトランジスタの第３の電極が接続され、上記第３のトランジスタの第２の電極には差動入力を形成しているクロック信号の一方が印加され、上記第３のトランジスタにおける第１の電極は第１の電流源を介して電源端子の他の一方に接続されており、上記差動入力を形成しているクロック信号の他の一方は、第４のトランジスタにおける第２の電極に接続されており、上記第４のトランジスタの第１の電極は上記第３のトランジスタにおける第１の電極と共通接続されており、上記第４のトランジスタの第３の電極は第５および第６のトランジスタにおいて互いに共通接続されている第１の電極に接続され、上記第５および第６のトランジスタにおける第３の電極は上記第１および第２のトランジスタの第３の電極にそれぞれ接続されており、上記第１および上記第５のトランジスタと、上記第２および上記第６のトランジスタの第３の電極は第７および第８のトランジスタの第２の電極にそれぞれ接続され、上記第７および上記第８のトランジスタの第３の電極は上記電源端子の一方に接続され、上記第７および上記第８のトランジスタの各第１の電極はそれぞれ電流源および直列接続されたダイオードによる出力回路を経て上記他の一方の電源端子に接続され、上記出力回路の中間点から差動出力を取り出す構成とし、上記中間点を上記第５および上記第６のトランジスタの上記第２の電極と出力端子とに接続することにより入力クロック信号がハイレベルのときは入力クロック信号がハイレベルに遷移する直前の出力データ信号を保持して出力し、入力クロック信号がローレベルのときは入力データ信号を透過して出力する動作を行うか、もしくは入力クロック信号がローレベルのときは入力クロック信号がローレベルに遷移する直前の出力データ信号を保持して出力し、入力クロック信号がハイレベルのときは入力データ信号を透過して出力する動作を行うラッチ回路を有する高速分離回路を規定している。
【０００９】
請求項５においては、請求項１に記載の分周器として、入力クロック信号がハイレベルのときは、入力クロック信号がハイレベルに遷移する直前の出力差動データ信号を保持して差動出力し、入力クロック信号がローレベルのときは入力差動データ信号を透過して差動出力する第一のラッチ回路と、入力クロック信号がローレベルのときは、入力クロック信号がローレベルに遷移する直前の出力差動データ信号を保持して差動出力すると同時に入力クロック信号がハイレベルのときは入力差動データ信号を透過して差動出力する第二のラッチ回路から構成され、上記第一のラッチ回路の差動データ出力端子を上記第二のラッチ回路の差動データ入力端子に同一極性で接続し、上記第二のラッチ回路の差動データ出力端子を上記第一のラッチ回路の差動データ入力端子に論理反転して接続し、上記第一のラッチ回路と上記第二のラッチ回路への入力クロック信号を共通化して本分周器の入力信号とし、上記第一のラッチ回路の差動出力を位相０度及び１８０度の出力信号、上記第二のラッチ回路の差動出力を位相９０度及び２７０度の出力信号として取り出す構成の分周器を使用した高速分離回路について規定している。
【００１０】
【発明の実施の形態】
［第１の実施の形態］
本発明における第１の実施の形態を図１に示す。ＤＴはビットレート４ｆ（ｂｉｔ／ｓ）の入力データ、ＣＴは周波数２ｆ（Ｈｚ）のクロック入力、ｆ（Ｈｚ）０°は周波数ｆ（Ｈｚ）位相０°のクロック、ｆ（Ｈｚ）１８０°は周波数ｆ（Ｈｚ）位相１８０°のクロック、ｆ（Ｈｚ）９０°は周波数ｆ（Ｈｚ）位相９０°のクロック、ｆ（Ｈｚ）２７０°は周波数ｆ（Ｈｚ）位相２７０°のクロック、Ｑ０〜Ｑ３はビットレートｆ（ｂｉｔ／ｓ）の出力データ端子、頭文字がＬのブロックはラッチ回路、ＴＦＦは分周器、頭文字ＢＡのブロックはバッファアンプを表す。
【００１１】
図１の回路の動作について、図２のタイムチャートを用いつつ説明する。
入力データＤＴは、バッファアンプＢＡ４ｆｄを介してラッチ回路（Ｌ０１，Ｌ０２，Ｌ０３，Ｌ０４）で構成される第一のラッチ回路群１、ラッチ回路（Ｌ１１，Ｌ１２，Ｌ１３）で構成される第二のラッチ回路群２、ラッチ回路（Ｌ２１，Ｌ２２，Ｌ２３）で構成される第三のラッチ回路群３、及びラッチ回路（Ｌ３１，Ｌ３２）で構成される第四のラッチ回路群４、の各ラッチ回路群の先頭のラッチ回路（Ｌ０１，Ｌ１１，Ｌ２１，Ｌ３１）へ分配される。また、クロック入力ＣＴは、分周器ＴＦＦによって０度、１８０度、９０度、２７０度の４つの位相を有するクロック信号（ｆ（Ｈｚ）０°、ｆ（Ｈｚ）１８０°、ｆ（Ｈｚ）９０°、ｆ（Ｈｚ）２７０°）に変換された後、各々のラッチ回路へ図１で示されたように分配される。
【００１２】
ここで、第一のラッチ回路群１における第一番目のラッチ回路Ｌ０１にはクロックｆ（Ｈｚ）０°が入力されている。ラッチ回路は、前述のようにクロックの立ち上がりエッジで、その立ち上がり直前のデータを取り込み、その取り込んだデータをクロックがハイレベルの期間保持し出力する動作を行う。よってラッチ回路Ｌ０１は、図２のクロック「ｆ（Ｈｚ）０°」の立ち上がり直前にあるデータ（ＤＴ）のうち０Ａ，０Ｂ，…を取り込む。また、第二のラッチ回路群２における一番目のラッチ回路Ｌ１１にはクロック「ｆ（Ｈｚ）９０°」が、第三のラッチ回路群３における一番目のラッチ回路Ｌ２１にはクロック「ｆ（Ｈｚ）１８０°」が、第四のラッチ回路群４における一番目のラッチ回路Ｌ３１にはクロック「ｆ（Ｈｚ）２７０°」が入力されている。この結果、第二のラッチ回路群２には１Ａ，１Ｂ，…、第三のラッチ回路群３には２Ａ，２Ｂ，…、第四のラッチ回路群４には３Ａ，３Ｂ，…が取り込まれる。
【００１３】
次いで、各ラッチ回路群に取り込まれた各データ列は、データエッジが位相２７０度のクロックの立ち上がりに同期するように処理される。この様子を第一のラッチ回路群１を例に取って説明する。第一のラッチ回路群１における第一番目のラッチ回路Ｌ０１によって取り込まれたデータ０Ａ，０Ｂ，…は、次段のラッチ回路Ｌ０２へ入力される。ラッチ回路は先程述べたように、クロックがハイレベルの間はクロックの立ち上がりで取り込んだデータを保持出力する一方、クロックがローレベルの間は入力されているデータをそのまま透過出力する。
【００１４】
ここで、次段のラッチ回路Ｌ０２は位相１８０度のクロックで駆動されており、クロックがローレベルの時は前段のＬ０１の出力０Ａ，０Ｂ，…をそのまま透過出力し、クロックがハイレベルの時はクロック立ち上がりの直前のデータ０Ａ，０Ｂ，…を読み込み出力する。このためラッチ回路Ｌ０２の出力波形は、図２中の「Ｌ０２の出力」に示したように、データエッジが位相０度のクロックの立ち上がりに同期したビットレートｆ（ｂｉｔ／ｓ）のものとなる。更にラッチ回路Ｌ０２の出力はラッチ回路Ｌ０３へ入力され、最終的にはラッチ回路Ｌ０４に受け渡される。ここでラッチ回路Ｌ０３，Ｌ０４はそれぞれ位相２７０度、９０度のクロック（ｆ（Ｈｚ）２７０°およびｆ（Ｈｚ）９０°）で駆動されている。このため、位相２７０度のクロックの立ち上がりにおいてラッチ回路Ｌ０３はＬ０２のデータ出力を取り込み、同時にラッチ回路Ｌ０４はＬ０３が取り込んだデータを透過出力する。よって、バッファアンプＢＡｆｄ０を介して回路外部に取り出された出力Ｑ０は、図２中に示されたようにデータエッジが位相２７０度のクロック立ち上がりに同期した波形となる。
【００１５】
同様に、他のラッチ回路群についても、位相９０度、２７０度のクロックを使用することで、データエッジが位相２７０度のクロックの立ち上がりに同期したビットレートｆ（ｂｉｔ／ｓ）の信号列を出力している。以上の結果、本第１の実施の形態により、従来例と同様に、４ｆ（ｂｉｔ／ｓ）の信号列をデータエッジが揃ったｆ（ｂｉｔ／ｓ）の４つの信号列に分離して並列化することができるようになる。
【００１６】
ここで従来例と本第１の実施の形態を比較する。回路を構成する部品の数は、従来例では２５個、本第１の実施の形態では２０個である。このため従来例よりも省電力、また集積化する場合でもチップ面積を小さくすることができる。更に、２ｆ（Ｈｚ）の高速クロック信号の分配数は、従来例で６、本第１の実施の形態ではＴＦＦへのみの１である。すなわち、高速クロック信号の分配に関しても本第１の実施の形態では大幅に緩和される。
【００１７】
［第２の実施の形態］
第２の実施の形態を図３に示す。本第２の実施の形態は、本発明において使用されるラッチ回路の例である。図中、ＲＬ１〜ＲＬ２は負荷抵抗、ｘｆ１〜ｘｆ８はトランジスタ、ｘｄｃ１〜ｘｄｃ４およびｘｄｔ１〜ｘｄｔ４はダイオード、ｃ１〜ｃ２は容量、ｃｓ１〜ｃｓ３は電流源、ＶＤＤ，ＶＳＳは電源端子、ＤＴ，ＤＣは入力データの差動入力端子、ＣＴ，ＣＣは入力クロックの差動入力端子、ＱＴ，ＱＣは差動出力端子である。
以下、本第２の実施の形態による図３の回路の動作について説明する。入力クロックＣＴおよびＣＣがそれぞれローレベルおよびハイレベルである時、ｘｆ１，ｘｆ２から成る差動対が導通状態となる。よってｘｆ１，ｘｆ２から成る差動対は、入力端子ＤＴ，ＤＣから入力される差動データを直接読み込み、その結果をトランジスタｘｆ７，ｘｆ８で構成されたソースフォロワを介して差動入力端子ＤＴ，ＤＣに印加された入力差動データ信号を透過出力する。一方、入力クロックの差動入力端子ＣＴおよびＣＣに印加されたクロックがそれぞれハイレベルおよびローレベルである時、ｘｆ４，ｘｆ５から成る差動対が導通状態となる。このとき、ｘｆ４、ｘｆ５から成る差動対の入力は、直列接続されたダイオード群ｘｄｃ１〜ｘｄｃ４およびｘｄｔ１〜ｘｄｔ４の中間点から上記ソースフォロアの出力として供給されるため、当該差動対ｘｆ４およびｘｆ５が導通状態へ遷移する直前の出力差動データをソースフォロワを介して読み込む。この読み込んだデータを保持し、その保持した状態を更にソースフォロワおよび上記ダイオード群を介して差動出力する。すなわち、入力クロック信号がハイレベルの時はクロック信号がハイレベルに遷移する直前の出力データを保持して出力し、入力クロック信号がローレベルの時は入力データ信号を透過して出力することになる。
【００１８】
また、図３に示した回路のＣＤ端子とＣＣ端子とを入れ換えた構成とすることにより図示しないが上記とは逆の論理動作、すなわち、入力クロック信号がローレベルの時は、入力クロック信号がローレベルに遷移する直前の出力データを保持して出力し、入力クロック信号がハイレベルの時は、入力信号を透過して出力する構成とすることも可能である。
以上説明した図３の回路においては、トランジスタとして電界効果型トランジスタを（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を想定したものであるが、これをバイポーラトランジスタに置き換えた場合でも同様の効果が得られる。
【００１９】
［第３の実施の形態］
第３の実施の形態を図４に示す。本第３の実施の形態は、本発明において用いられる分周器の構成例である。
図４中、ＣＫ ＩＮは周波数２ｆ（Ｈｚ）の入力クロック信号、ｆ（Ｈｚ）０°、ｆ（Ｈｚ）１８０°、ｆ（Ｈｚ）９０°，ｆ（Ｈｚ）２７０°は周波数ｆ（Ｈｚ）で位相がそれぞれ０度、１８０度、９０度、２７０度の出力クロック信号、Ｌａｔｃｈ１は入力クロック信号がローレベルのときは入力クロック信号がローレベルに遷移する直前の出力データ信号を保持して出力し、且つ入力クロック信号がハイレベルのときは入力データ信号を透過して出力するラッチ回路、Ｌａｔｃｈ２はＬａｔｃｈ１とは逆に入力クロック信号がハイレベルのときは入力クロック信号がハイレベルに遷移する直前の出力データ信号を保持して出力し、且つ入力クロック信号がローレベルのときは入力データ信号を透過して出力するラッチ回路、Ｃｌｏｃｋ ＩＮはラッチ回路のクロック入力端子、Ｄａｔａ ＩＮおよび／Ｄａｔａ ＩＮはそれぞれラッチ回路のデータ正入力端子および補入力端子、Ｄａｔａ ＯＵＴおよび／Ｄａｔａ ＯＵＴはそれぞれラッチ回路のデータ正出力端子および補出力端子である。また接続に関しては、Ｌａｔｃｈ１のデータ正出力および補出力がそれぞれＬａｔｃｈ２のデータ正入力および補入力に接続され、Ｌａｔｃｈ２のデータ正出力および補出力はそれぞれＬａｔｃｈ１のデータ補入力および正入力へと論理反転してＬａｔｃｈ１に入力されるよう接続されている。
【００２０】
本第３の実施の形態による図４の回路の動作について、図５のタイムチャートを用いつつ説明する。
Ｌａｔｃｈ１，Ｌａｔｃｈ２は入力クロック信号ＣＫ ＩＮのレベルによって、その動作モードを、入力データ信号をそのまま出力する透過モード、及びクロック遷移直前の出力を保持する保持モードと切り替える。ＣＫ ＩＮがローレベルの時、Ｌａｔｃｈ１およびＬａｔｃｈ２はそれぞれ保持および透過モードである。よって図５に示したように、Ｌａｔｃｈ１の正出力端子Ｄａｔａ ＯＵＴには直前のタイミングの論理レベルが、Ｌａｔｃｈ２の正出力端子Ｄａｔａ ＯＵＴには入力データ信号であるＬａｔｃｈ１の正出力がそれぞれ出力される。一方、ＣＫ ＩＮがハイレベルの時、Ｌａｔｃｈ１およびＬａｔｃｈ２はそれぞれ透過および保持モードとなる。故に、Ｌａｔｃｈ１の正出力端子Ｄａｔａ ＯＵＴには入力データ信号であるＬａｔｃｈ２の正出力の論理反転が、Ｌａｔｃｈ２の正出力端子Ｄａｔａ ＯＵＴには直前のタイミングの論理レベルがそれぞれ出力される。以上の動作を繰り返すことで、Ｌａｔｃｈ１の正出力端子Ｄａｔａ ＯＵＴには入力クロック信号の周波数の半分のｆ（Ｈｚ）で位相０度のｆ（Ｈｚ）０°が出力され、Ｌａｔｃｈ２の正出力端子Ｄａｔａ ＯＵＴにはＬａｔｃｈ１から９０度遅れたｆ（Ｈｚ）９０°が出力される。更に、Ｌａｔｃｈ１、Ｌａｔｃｈ２共に正出力の逆位相信号が出力される補出力端子／Ｄａｔａ ＯＵＴを有しており、Ｌａｔｃｈ１の補出力端子からはｆ（Ｈｚ）１８０°が、Ｌａｔｃｈ２の補出力端子からはｆ（Ｈｚ）２７０°が出力される。以上のようにして本発明に適用し得る分周器を実現している。
【００２１】
【発明の効果】
本発明により、論理ゲートが少なく、かつ高速クロック信号を多数分配する必要のない、小型で動作が安定した高速分離回路を構成することが出来る。
【図面の簡単な説明】
【図１】本発明における第一の実施の形態を示す回路図。
【図２】第一の実施の形態における動作を説明するタイミング図。
【図３】本発明において用いられたラッチ回路の回路図。
【図４】本発明において用いられた分周器の構成図。
【図５】本発明において用いられた分周器の動作を説明するタイミング図。
【図６】従来の高速分離回路の例を示す回路図。
【図７】従来の高速分離回路の動作を説明するタイミング図。
【符号の説明】
１，２，３，４，５，６：ラッチ回路群
ＴＦＦ：分周器 ＣＴ，ＣＣ：クロック信号
ＤＴ，ＤＣ：データ入力信号
ＢＡ４ｆｄ，ＢＡｆｃ１，ＢＡｆｃ２，ＢＡｆｄ０，ＢＡｆｄ１，ＢＡｆｄ２，ＢＡｆｄ３：バッファアンプ
Ｑ０，Ｑ１，Ｑ２，Ｑ３：信号出力端子
【発明の属する技術分野】
本発明は、複数の信号を時分割的に多重化された信号を分離・並列化する回路に関するものである。
【０００２】
【従来の技術】
【非特許文献１】Ｈ． Ｋａｎｏ、 Ｔ． Ｓｕｚｕｋｉ， Ｓ． Ｙａｍａｍｕｒａ， Ｙ． Ｎａｋａｓｈａ， Ｋ． Ｓａｗａｄａ， Ｔ． Ｔａｋａｈａｓｈｉ， Ｋ． Ｍａｋｉｙａｍａ， Ｔ．Ｈｉｒｏｓｅ， ａｎｄ Ｔ． Ｗａｔａｎａｂｅ ”Ａ ５０−Ｇｂｉｔ／ｓ １：４Ｄｅｍｕｌｔｉｐｌｅｘｅｒ ＩＣ ｉｎ ＩｎＰ−ｂａｓｅｄ ＨＥＭＴ Ｔｅｃｈｎｏｌｏｇｙ”，Ｔｅｃｈ． Ｄｉｇ． ＩＥＥＥ ＭＴＴ−Ｓ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｉｃｒｏｗａｖｅ Ｓｙｍｐｏｓｉｕｍ ２００２ ｐｐ．７５−７８
高速分離回路の従来例として図６に示すような構成が知られている。図６において、ＤＴはビットレート４ｆ（ｂｉｔ／ｓ）の入力データ、ＣＴは周波数２ｆ（Ｈｚ）のクロック入力、２ｆ（Ｈｚ）０°は周波数２ｆ（Ｈｚ）位相０°のクロック、２ｆ（Ｈｚ）１８０°は周波数２ｆ（Ｈｚ）位相１８０°のクロック、ｆ（Ｈｚ）０°は周波数ｆ（Ｈｚ）位相０°のクロック、ｆ（Ｈｚ）１８０°は周波数ｆ（Ｈｚ）位相１８０°のクロック、Ｑ０〜Ｑ３はビットレートｆ（ｂｉｔ／ｓ）の出力データ端子、頭文字がＬのブロックはラッチ回路、ＴＦＦは分周器、頭文字がＢＡのものはバッファアンプである。
【０００３】
図６の回路動作について図６と図７とを併用して以下に説明する。入力データＤＴはバッファアンプＢＡ４ｆｄを介して、３つのラッチ回路（Ｌｅ１，Ｌｅ２，Ｌｅ３）が直列接続された第五のラッチ回路群５、及び２つのラッチ回路（Ｌｇ１，Ｌｇ２）が直列接続された第六のラッチ回路群６にそれぞれ分配される。また、クロック入力ＣＴはバッファアンプＢＡ２ｆｃを介して、０度と１８０度の位相を有するクロック差動信号（２ｆ（Ｈｚ）０°および２ｆ（Ｈｚ）１８０°）に変換されると同時に、第五および第六のラッチ回路群５と６、及び分周器ＴＦＦへ分配される。ここで、第五のラッチ回路群５における第一番目のラッチ回路Ｌｅ１にはクロック２ｆ（Ｈｚ）０°が入力されており、図７に示すようにクロック２ｆ（Ｈｚ）０°の立ち上がり箇所にあるデータ０Ａ，２Ａ，０Ｂ，２Ｂ…が取り込まれる。一方、第六のラッチ回路群６の一番目のラッチ回路Ｌｇ１にはクロック２ｆ（Ｈｚ）１８０°が入力されており、同じく図７に示すように２ｆ（Ｈｚ）１８０°の立ち上がり箇所にあるデータ１Ａ，３Ａ，１Ｂ，３Ｂ、…が取り込まれる。ここでラッチ回路は、クロックの立ち上がりで取り込んだデータをクロックがハイレベルの間保持する一方、クロックがローレベルの間は入力されているデータをそのまま透過して出力する。
【０００４】
このような動作を行うラッチ回路が、第五のラッチ回路群５にはＬｅ１に続いて更に２つ、第六のラッチ回路群６にはＬｇ１に続いて更に１つ接続されている。その結果、第五のラッチ回路群５の最終段であるＬｅ３の出力は、データエッジがクロック２ｆ（Ｈｚ）１８０°の立ち上がりに同期したビットレート２ｆ（ｂｉｔ／ｓ）の０Ａ，２Ａ，０Ｂ，２Ｂ…なる信号列、第六のラッチ回路群６における最終段Ｌｇ２の出力もデータエッジがクロック２ｆ（Ｈｚ）１８０°の立ち上がりに同期したビットレート２ｆ（ｂｉｔ／ｓ）の１Ａ，３Ａ，１Ｂ，３Ｂ…なる信号列となる。更に、これら２つの２ｆ（ｂｉｔ／ｓ）の信号列は、第五及び第六のラッチ回路群５と６の後段に続くラッチ回路群において、上記と同じ原理により図７Ｑ０〜Ｑ３に示すようにデータエッジが揃った４つのｆ（ｂｉｔ／ｓ）の信号列に分離され並列化されて出力される。
【０００５】
【発明が解決しようとする課題】
しかしながら上記の従来例を用いて高速分離回路を構成するとき、以下のような課題が存在する。
第一の課題は、部品点数が多いことである。「従来の技術」の項で示した例では、ラッチ回路及び分周器の論理回路が１６個、バッファアンプが９個と合計２５個の部品が使用されている。このため消費電力は増大し、集積化する場合にはチップ面積も大きくなる等の不利を負う。
第二の課題は、高速クロック信号を多数分配する点である。「従来の技術」の例では、最も高速な２ｆ（Ｈｚ）のクロック信号を分周器（ＴＦＦ）及び５つのラッチ回路へ分配している。高速クロック信号の分配は、帯域制限・損失・反射等により分配先へ回路動作に十分な波形とパワーの分配が難しいと同時に、分配部分の高速・広帯域性を担保すべく多くの電力を消費してしまうのが一般である。
本発明においては、これら課題を解決し、低消費電力、小型で高速な分離回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】
前記目的を達成するために、
本発明の請求項１においては、ビットレートが４ｆ（ｂｉｔ／ｓ）の時系列構成の入力データ信号を位相が揃った複数の並列データ群に分離・配列する回路において、４つのラッチ回路が直列接続された第一のラッチ回路群と、３つのラッチ回路が直列接続された第二のラッチ回路群と、３つのラッチ回路が直列接続された第三のラッチ回路群と、２つのラッチ回路が直列接続された第四のラッチ回路群と、周波数が２ｆ（Ｈｚ）のクロック信号を入力として位相がそれぞれ０度、９０度、１８０度、２７０度である周波数ｆ（Ｈｚ）の４つの信号を出力する分周器とから構成され、上記ビットレート４ｆ（ｂｉｔ／ｓ）の入力データ信号が上記第一、第二、第三及び第四のラッチ回路群それぞれの第一番目のラッチ回路に四分配され、上記各ラッチ回路群のクロック信号となる周波数ｆ（Ｈｚ）で位相０度の信号が、第一のラッチ回路群の第一番目のラッチ回路と、第三のラッチ回路群の第二番目のラッチ回路とに入力され、上記クロック信号となる周波数ｆ（Ｈｚ）で位相９０度の信号が、第一のラッチ回路群の第四番目のラッチ回路と、第二のラッチ回路群の第一番目のラッチ回路と、第二のラッチ回路群の第三番目のラッチ回路と、第三のラッチ回路群の第三番目のラッチ回路と、第四のラッチ回路群の第二番目のラッチ回路とに入力され、上記クロック信号となる周波数ｆ（Ｈｚ）、位相１８０度の信号が、第一のラッチ回路群の第二番目のラッチ回路と、第三のラッチ回路群の第一番目のラッチ回路とに入力され、上記クロック信号となる周波数ｆ（Ｈｚ）、位相２７０度の信号が、第一のラッチ回路群の第三番目のラッチ回路と、第二のラッチ回路群の第二番目のラッチ回路と、第四のラッチ回路群の第一番目のラッチ回路とに入力される構成の高速分離回路について規定している。
【０００７】
請求項２においては、請求項１に記載のラッチ回路が、入力クロック信号がハイレベルの時は、入力クロック信号がハイレベルに遷移する直前の出力データ信号を保持して出力すると同時に、入力クロック信号がローレベルの時は、入力信号を透過して出力する高速分離回路について規定している。
請求項３においては、入力クロック信号がローレベルの時は、入力クロック信号がローレベルに遷移する直前の出力データを保持して出力すると同時に、入力クロック信号がハイレベルの時は、入力データ信号を透過して出力するように構成したラッチ回路を有する高速分離回路について規定している。
【０００８】
請求項４においては、請求項１に記載のラッチ回路として、第１および第２のトランジスタは差動対を形成し、上記第１および第２のトランジスタにおける第１の電極が共通に接続され、第２の電極にそれぞれ差動入力が印加され、第３の電極は第１および第２の負荷抵抗を介してそれぞれ電源端子の一方に接続され、上記第３の電極からそれぞれ出力を取り出す構成となっており、上記共通接続された第１および第２のトランジスタにおける第１の電極にはスイッチング素子を形成する第３のトランジスタの第３の電極が接続され、上記第３のトランジスタの第２の電極には差動入力を形成しているクロック信号の一方が印加され、上記第３のトランジスタにおける第１の電極は第１の電流源を介して電源端子の他の一方に接続されており、上記差動入力を形成しているクロック信号の他の一方は、第４のトランジスタにおける第２の電極に接続されており、上記第４のトランジスタの第１の電極は上記第３のトランジスタにおける第１の電極と共通接続されており、上記第４のトランジスタの第３の電極は第５および第６のトランジスタにおいて互いに共通接続されている第１の電極に接続され、上記第５および第６のトランジスタにおける第３の電極は上記第１および第２のトランジスタの第３の電極にそれぞれ接続されており、上記第１および上記第５のトランジスタと、上記第２および上記第６のトランジスタの第３の電極は第７および第８のトランジスタの第２の電極にそれぞれ接続され、上記第７および上記第８のトランジスタの第３の電極は上記電源端子の一方に接続され、上記第７および上記第８のトランジスタの各第１の電極はそれぞれ電流源および直列接続されたダイオードによる出力回路を経て上記他の一方の電源端子に接続され、上記出力回路の中間点から差動出力を取り出す構成とし、上記中間点を上記第５および上記第６のトランジスタの上記第２の電極と出力端子とに接続することにより入力クロック信号がハイレベルのときは入力クロック信号がハイレベルに遷移する直前の出力データ信号を保持して出力し、入力クロック信号がローレベルのときは入力データ信号を透過して出力する動作を行うか、もしくは入力クロック信号がローレベルのときは入力クロック信号がローレベルに遷移する直前の出力データ信号を保持して出力し、入力クロック信号がハイレベルのときは入力データ信号を透過して出力する動作を行うラッチ回路を有する高速分離回路を規定している。
【０００９】
請求項５においては、請求項１に記載の分周器として、入力クロック信号がハイレベルのときは、入力クロック信号がハイレベルに遷移する直前の出力差動データ信号を保持して差動出力し、入力クロック信号がローレベルのときは入力差動データ信号を透過して差動出力する第一のラッチ回路と、入力クロック信号がローレベルのときは、入力クロック信号がローレベルに遷移する直前の出力差動データ信号を保持して差動出力すると同時に入力クロック信号がハイレベルのときは入力差動データ信号を透過して差動出力する第二のラッチ回路から構成され、上記第一のラッチ回路の差動データ出力端子を上記第二のラッチ回路の差動データ入力端子に同一極性で接続し、上記第二のラッチ回路の差動データ出力端子を上記第一のラッチ回路の差動データ入力端子に論理反転して接続し、上記第一のラッチ回路と上記第二のラッチ回路への入力クロック信号を共通化して本分周器の入力信号とし、上記第一のラッチ回路の差動出力を位相０度及び１８０度の出力信号、上記第二のラッチ回路の差動出力を位相９０度及び２７０度の出力信号として取り出す構成の分周器を使用した高速分離回路について規定している。
【００１０】
【発明の実施の形態】
［第１の実施の形態］
本発明における第１の実施の形態を図１に示す。ＤＴはビットレート４ｆ（ｂｉｔ／ｓ）の入力データ、ＣＴは周波数２ｆ（Ｈｚ）のクロック入力、ｆ（Ｈｚ）０°は周波数ｆ（Ｈｚ）位相０°のクロック、ｆ（Ｈｚ）１８０°は周波数ｆ（Ｈｚ）位相１８０°のクロック、ｆ（Ｈｚ）９０°は周波数ｆ（Ｈｚ）位相９０°のクロック、ｆ（Ｈｚ）２７０°は周波数ｆ（Ｈｚ）位相２７０°のクロック、Ｑ０〜Ｑ３はビットレートｆ（ｂｉｔ／ｓ）の出力データ端子、頭文字がＬのブロックはラッチ回路、ＴＦＦは分周器、頭文字ＢＡのブロックはバッファアンプを表す。
【００１１】
図１の回路の動作について、図２のタイムチャートを用いつつ説明する。
入力データＤＴは、バッファアンプＢＡ４ｆｄを介してラッチ回路（Ｌ０１，Ｌ０２，Ｌ０３，Ｌ０４）で構成される第一のラッチ回路群１、ラッチ回路（Ｌ１１，Ｌ１２，Ｌ１３）で構成される第二のラッチ回路群２、ラッチ回路（Ｌ２１，Ｌ２２，Ｌ２３）で構成される第三のラッチ回路群３、及びラッチ回路（Ｌ３１，Ｌ３２）で構成される第四のラッチ回路群４、の各ラッチ回路群の先頭のラッチ回路（Ｌ０１，Ｌ１１，Ｌ２１，Ｌ３１）へ分配される。また、クロック入力ＣＴは、分周器ＴＦＦによって０度、１８０度、９０度、２７０度の４つの位相を有するクロック信号（ｆ（Ｈｚ）０°、ｆ（Ｈｚ）１８０°、ｆ（Ｈｚ）９０°、ｆ（Ｈｚ）２７０°）に変換された後、各々のラッチ回路へ図１で示されたように分配される。
【００１２】
ここで、第一のラッチ回路群１における第一番目のラッチ回路Ｌ０１にはクロックｆ（Ｈｚ）０°が入力されている。ラッチ回路は、前述のようにクロックの立ち上がりエッジで、その立ち上がり直前のデータを取り込み、その取り込んだデータをクロックがハイレベルの期間保持し出力する動作を行う。よってラッチ回路Ｌ０１は、図２のクロック「ｆ（Ｈｚ）０°」の立ち上がり直前にあるデータ（ＤＴ）のうち０Ａ，０Ｂ，…を取り込む。また、第二のラッチ回路群２における一番目のラッチ回路Ｌ１１にはクロック「ｆ（Ｈｚ）９０°」が、第三のラッチ回路群３における一番目のラッチ回路Ｌ２１にはクロック「ｆ（Ｈｚ）１８０°」が、第四のラッチ回路群４における一番目のラッチ回路Ｌ３１にはクロック「ｆ（Ｈｚ）２７０°」が入力されている。この結果、第二のラッチ回路群２には１Ａ，１Ｂ，…、第三のラッチ回路群３には２Ａ，２Ｂ，…、第四のラッチ回路群４には３Ａ，３Ｂ，…が取り込まれる。
【００１３】
次いで、各ラッチ回路群に取り込まれた各データ列は、データエッジが位相２７０度のクロックの立ち上がりに同期するように処理される。この様子を第一のラッチ回路群１を例に取って説明する。第一のラッチ回路群１における第一番目のラッチ回路Ｌ０１によって取り込まれたデータ０Ａ，０Ｂ，…は、次段のラッチ回路Ｌ０２へ入力される。ラッチ回路は先程述べたように、クロックがハイレベルの間はクロックの立ち上がりで取り込んだデータを保持出力する一方、クロックがローレベルの間は入力されているデータをそのまま透過出力する。
【００１４】
ここで、次段のラッチ回路Ｌ０２は位相１８０度のクロックで駆動されており、クロックがローレベルの時は前段のＬ０１の出力０Ａ，０Ｂ，…をそのまま透過出力し、クロックがハイレベルの時はクロック立ち上がりの直前のデータ０Ａ，０Ｂ，…を読み込み出力する。このためラッチ回路Ｌ０２の出力波形は、図２中の「Ｌ０２の出力」に示したように、データエッジが位相０度のクロックの立ち上がりに同期したビットレートｆ（ｂｉｔ／ｓ）のものとなる。更にラッチ回路Ｌ０２の出力はラッチ回路Ｌ０３へ入力され、最終的にはラッチ回路Ｌ０４に受け渡される。ここでラッチ回路Ｌ０３，Ｌ０４はそれぞれ位相２７０度、９０度のクロック（ｆ（Ｈｚ）２７０°およびｆ（Ｈｚ）９０°）で駆動されている。このため、位相２７０度のクロックの立ち上がりにおいてラッチ回路Ｌ０３はＬ０２のデータ出力を取り込み、同時にラッチ回路Ｌ０４はＬ０３が取り込んだデータを透過出力する。よって、バッファアンプＢＡｆｄ０を介して回路外部に取り出された出力Ｑ０は、図２中に示されたようにデータエッジが位相２７０度のクロック立ち上がりに同期した波形となる。
【００１５】
同様に、他のラッチ回路群についても、位相９０度、２７０度のクロックを使用することで、データエッジが位相２７０度のクロックの立ち上がりに同期したビットレートｆ（ｂｉｔ／ｓ）の信号列を出力している。以上の結果、本第１の実施の形態により、従来例と同様に、４ｆ（ｂｉｔ／ｓ）の信号列をデータエッジが揃ったｆ（ｂｉｔ／ｓ）の４つの信号列に分離して並列化することができるようになる。
【００１６】
ここで従来例と本第１の実施の形態を比較する。回路を構成する部品の数は、従来例では２５個、本第１の実施の形態では２０個である。このため従来例よりも省電力、また集積化する場合でもチップ面積を小さくすることができる。更に、２ｆ（Ｈｚ）の高速クロック信号の分配数は、従来例で６、本第１の実施の形態ではＴＦＦへのみの１である。すなわち、高速クロック信号の分配に関しても本第１の実施の形態では大幅に緩和される。
【００１７】
［第２の実施の形態］
第２の実施の形態を図３に示す。本第２の実施の形態は、本発明において使用されるラッチ回路の例である。図中、ＲＬ１〜ＲＬ２は負荷抵抗、ｘｆ１〜ｘｆ８はトランジスタ、ｘｄｃ１〜ｘｄｃ４およびｘｄｔ１〜ｘｄｔ４はダイオード、ｃ１〜ｃ２は容量、ｃｓ１〜ｃｓ３は電流源、ＶＤＤ，ＶＳＳは電源端子、ＤＴ，ＤＣは入力データの差動入力端子、ＣＴ，ＣＣは入力クロックの差動入力端子、ＱＴ，ＱＣは差動出力端子である。
以下、本第２の実施の形態による図３の回路の動作について説明する。入力クロックＣＴおよびＣＣがそれぞれローレベルおよびハイレベルである時、ｘｆ１，ｘｆ２から成る差動対が導通状態となる。よってｘｆ１，ｘｆ２から成る差動対は、入力端子ＤＴ，ＤＣから入力される差動データを直接読み込み、その結果をトランジスタｘｆ７，ｘｆ８で構成されたソースフォロワを介して差動入力端子ＤＴ，ＤＣに印加された入力差動データ信号を透過出力する。一方、入力クロックの差動入力端子ＣＴおよびＣＣに印加されたクロックがそれぞれハイレベルおよびローレベルである時、ｘｆ４，ｘｆ５から成る差動対が導通状態となる。このとき、ｘｆ４、ｘｆ５から成る差動対の入力は、直列接続されたダイオード群ｘｄｃ１〜ｘｄｃ４およびｘｄｔ１〜ｘｄｔ４の中間点から上記ソースフォロアの出力として供給されるため、当該差動対ｘｆ４およびｘｆ５が導通状態へ遷移する直前の出力差動データをソースフォロワを介して読み込む。この読み込んだデータを保持し、その保持した状態を更にソースフォロワおよび上記ダイオード群を介して差動出力する。すなわち、入力クロック信号がハイレベルの時はクロック信号がハイレベルに遷移する直前の出力データを保持して出力し、入力クロック信号がローレベルの時は入力データ信号を透過して出力することになる。
【００１８】
また、図３に示した回路のＣＤ端子とＣＣ端子とを入れ換えた構成とすることにより図示しないが上記とは逆の論理動作、すなわち、入力クロック信号がローレベルの時は、入力クロック信号がローレベルに遷移する直前の出力データを保持して出力し、入力クロック信号がハイレベルの時は、入力信号を透過して出力する構成とすることも可能である。
以上説明した図３の回路においては、トランジスタとして電界効果型トランジスタを（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を想定したものであるが、これをバイポーラトランジスタに置き換えた場合でも同様の効果が得られる。
【００１９】
［第３の実施の形態］
第３の実施の形態を図４に示す。本第３の実施の形態は、本発明において用いられる分周器の構成例である。
図４中、ＣＫ ＩＮは周波数２ｆ（Ｈｚ）の入力クロック信号、ｆ（Ｈｚ）０°、ｆ（Ｈｚ）１８０°、ｆ（Ｈｚ）９０°，ｆ（Ｈｚ）２７０°は周波数ｆ（Ｈｚ）で位相がそれぞれ０度、１８０度、９０度、２７０度の出力クロック信号、Ｌａｔｃｈ１は入力クロック信号がローレベルのときは入力クロック信号がローレベルに遷移する直前の出力データ信号を保持して出力し、且つ入力クロック信号がハイレベルのときは入力データ信号を透過して出力するラッチ回路、Ｌａｔｃｈ２はＬａｔｃｈ１とは逆に入力クロック信号がハイレベルのときは入力クロック信号がハイレベルに遷移する直前の出力データ信号を保持して出力し、且つ入力クロック信号がローレベルのときは入力データ信号を透過して出力するラッチ回路、Ｃｌｏｃｋ ＩＮはラッチ回路のクロック入力端子、Ｄａｔａ ＩＮおよび／Ｄａｔａ ＩＮはそれぞれラッチ回路のデータ正入力端子および補入力端子、Ｄａｔａ ＯＵＴおよび／Ｄａｔａ ＯＵＴはそれぞれラッチ回路のデータ正出力端子および補出力端子である。また接続に関しては、Ｌａｔｃｈ１のデータ正出力および補出力がそれぞれＬａｔｃｈ２のデータ正入力および補入力に接続され、Ｌａｔｃｈ２のデータ正出力および補出力はそれぞれＬａｔｃｈ１のデータ補入力および正入力へと論理反転してＬａｔｃｈ１に入力されるよう接続されている。
【００２０】
本第３の実施の形態による図４の回路の動作について、図５のタイムチャートを用いつつ説明する。
Ｌａｔｃｈ１，Ｌａｔｃｈ２は入力クロック信号ＣＫ ＩＮのレベルによって、その動作モードを、入力データ信号をそのまま出力する透過モード、及びクロック遷移直前の出力を保持する保持モードと切り替える。ＣＫ ＩＮがローレベルの時、Ｌａｔｃｈ１およびＬａｔｃｈ２はそれぞれ保持および透過モードである。よって図５に示したように、Ｌａｔｃｈ１の正出力端子Ｄａｔａ ＯＵＴには直前のタイミングの論理レベルが、Ｌａｔｃｈ２の正出力端子Ｄａｔａ ＯＵＴには入力データ信号であるＬａｔｃｈ１の正出力がそれぞれ出力される。一方、ＣＫ ＩＮがハイレベルの時、Ｌａｔｃｈ１およびＬａｔｃｈ２はそれぞれ透過および保持モードとなる。故に、Ｌａｔｃｈ１の正出力端子Ｄａｔａ ＯＵＴには入力データ信号であるＬａｔｃｈ２の正出力の論理反転が、Ｌａｔｃｈ２の正出力端子Ｄａｔａ ＯＵＴには直前のタイミングの論理レベルがそれぞれ出力される。以上の動作を繰り返すことで、Ｌａｔｃｈ１の正出力端子Ｄａｔａ ＯＵＴには入力クロック信号の周波数の半分のｆ（Ｈｚ）で位相０度のｆ（Ｈｚ）０°が出力され、Ｌａｔｃｈ２の正出力端子Ｄａｔａ ＯＵＴにはＬａｔｃｈ１から９０度遅れたｆ（Ｈｚ）９０°が出力される。更に、Ｌａｔｃｈ１、Ｌａｔｃｈ２共に正出力の逆位相信号が出力される補出力端子／Ｄａｔａ ＯＵＴを有しており、Ｌａｔｃｈ１の補出力端子からはｆ（Ｈｚ）１８０°が、Ｌａｔｃｈ２の補出力端子からはｆ（Ｈｚ）２７０°が出力される。以上のようにして本発明に適用し得る分周器を実現している。
【００２１】
【発明の効果】
本発明により、論理ゲートが少なく、かつ高速クロック信号を多数分配する必要のない、小型で動作が安定した高速分離回路を構成することが出来る。
【図面の簡単な説明】
【図１】本発明における第一の実施の形態を示す回路図。
【図２】第一の実施の形態における動作を説明するタイミング図。
【図３】本発明において用いられたラッチ回路の回路図。
【図４】本発明において用いられた分周器の構成図。
【図５】本発明において用いられた分周器の動作を説明するタイミング図。
【図６】従来の高速分離回路の例を示す回路図。
【図７】従来の高速分離回路の動作を説明するタイミング図。
【符号の説明】
１，２，３，４，５，６：ラッチ回路群
ＴＦＦ：分周器 ＣＴ，ＣＣ：クロック信号
ＤＴ，ＤＣ：データ入力信号
ＢＡ４ｆｄ，ＢＡｆｃ１，ＢＡｆｃ２，ＢＡｆｄ０，ＢＡｆｄ１，ＢＡｆｄ２，ＢＡｆｄ３：バッファアンプ
Ｑ０，Ｑ１，Ｑ２，Ｑ３：信号出力端子
Claims (5)
- ビットレートが４ｆ（ｂｉｔ／ｓ）の時系列構成の入力データ信号を位相が揃った複数の並列データ群に分離・配列する回路において
４つのラッチ回路が直列接続された第一のラッチ回路群と、
３つのラッチ回路が直列接続された第二のラッチ回路群と、
３つのラッチ回路が直列接続された第三のラッチ回路群と、
２つのラッチ回路が直列接続された第四のラッチ回路群と、
周波数が２ｆ（Ｈｚ）のクロック信号を入力として位相がそれぞれ０度、９０度、１８０度、２７０度である周波数ｆ（Ｈｚ）の４つの信号を出力する分周器とから構成され、
上記ビットレート４ｆ（ｂｉｔ／ｓ）の入力データ信号が上記第一、第二、第三及び第四のラッチ回路群それぞれの第一番目のラッチ回路に四分配され、
上記各ラッチ回路群のクロック信号となる周波数ｆ（Ｈｚ）で位相０度の信号が、第一のラッチ回路群の第一番目のラッチ回路と、第三のラッチ回路群の第二番目のラッチ回路とに入力され、
上記クロック信号となる周波数ｆ（Ｈｚ）で位相９０度の信号が、第一のラッチ回路群の第四番目のラッチ回路と、第二のラッチ回路群の第一番目のラッチ回路と、第二のラッチ回路群の第三番目のラッチ回路と、第三のラッチ回路群の第三番目のラッチ回路と、第四のラッチ回路群の第二番目のラッチ回路とに入力され、
上記クロック信号となる周波数ｆ（Ｈｚ）、位相１８０度の信号が、第一のラッチ回路群の第二番目のラッチ回路と、第三のラッチ回路群の第一番目のラッチ回路とに入力され、
上記クロック信号となる周波数ｆ（Ｈｚ）、位相２７０度の信号が、第一のラッチ回路群の第三番目のラッチ回路と、第二のラッチ回路群の第二番目のラッチ回路と、第四のラッチ回路群の第一番目のラッチ回路とに入力されることを特徴とする高速分離回路。 - 請求項１に記載のラッチ回路として、
入力クロック信号がハイレベルの時は、入力クロック信号がハイレベルに遷移する直前の出力データ信号を保持して出力すると同時に、入力クロック信号がローレベルの時は、入力信号を透過して出力することを特徴とする高速分離回路。 - 請求項１に記載のラッチ回路として、
入力クロック信号がローレベルの時は、入力クロック信号がローレベルに遷移する直前の出力データを保持して出力すると同時に、入力クロック信号がハイレベルの時は、入力データ信号を透過して出力するように構成した
ラッチ回路を有することを特徴とする高速分離回路。 - 請求項１および請求項２に記載のラッチ回路として、
第１および第２のトランジスタは差動対を形成し、上記第１および第２のトランジスタにおける第１の電極が共通に接続され、第２の電極にそれぞれ差動入力が印加され、第３の電極は第１および第２の負荷抵抗を介してそれぞれ電源端子の一方に接続され、上記第３の電極から出力を取り出す構成となっており、
上記共通接続された第１および第２のトランジスタにおける第１の電極にはスイッチング素子を形成する第３のトランジスタの第３の電極が接続され、上記第３のトランジスタの第２の電極には差動入力を形成しているクロック信号の一方が印加され、上記第３のトランジスタにおける第１の電極は第１の電流源を介して電源端子の他の一方に接続されており、
上記差動入力を形成しているクロック信号の他の一方は、第４のトランジスタにおける第２の電極に接続されており、上記第４のトランジスタの第１の電極は上記第３のトランジスタにおける第１の電極と共通接続されており、上記第４のトランジスタの第３の電極は第５および第６のトランジスタにおいて互いに共通接続されている第１の電極に接続され、上記第５および第６のトランジスタにおける第３の電極は上記第１および第２のトランジスタの第３の電極にそれぞれ接続されており、
上記第１および上記第５のトランジスタと、上記第２および上記第６のトランジスタの第３の電極は第７および第８のトランジスタの第２の電極にそれぞれ接続され、上記第７および上記第８のトランジスタの第３の電極は上記電源端子の一方に接続され、上記第７および上記第８のトランジスタの各第１の電極はそれぞれ電流源および直列接続されたダイオードによる出力回路を経て上記他の一方の電源端子に接続され、
上記出力回路の中間点から差動出力を取り出す構成とし、上記中間点を第５および上記第６のトランジスタの上記第２の電極と出力端子とに接続する構成としたラッチ回路を有することを特徴とする高速分離回路。 - 請求項１に記載の分周器として、
入力クロック信号がハイレベルのときは、入力クロック信号がハイレベルに遷移する直前の出力差動データ信号を保持して差動出力し、入力クロック信号がローレベルのときは入力差動データ信号を透過して差動出力する第一のラッチ回路と、
入力クロック信号がローレベルのときは、入力クロック信号がローレベルに遷移する直前の出力差動データ信号を保持して差動出力すると同時に入力クロック信号がハイレベルのときは入力差動データ信号を透過して差動出力する第二のラッチ回路から構成され、
上記第一のラッチ回路の差動データ出力端子を上記第二のラッチ回路の差動データ入力端子に同一極性で接続し、
上記第二のラッチ回路の差動データ出力端子を上記第一のラッチ回路の差動データ入力端子に論理反転して接続し、
上記第一のラッチ回路と上記第二のラッチ回路への入力クロック信号を共通化して本分周器の入力信号とし、
上記第一のラッチ回路の差動出力を位相０度及び１８０度の出力信号、上記第二のラッチ回路の差動出力を位相９０度及び２７０度の出力信号として取り出す構成の分周器を使用したことを特徴とする高速分離回路。
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