JP4956434B2 - 直交３分割分周器および低電圧マラーｃ素子 - Google Patents

Description

（発明の分野）
本発明は一般的に電子回路、マイクロエレクトロニクス、および高／無線周波集積回路設計の分野に関する。特に、本発明は直交入力および直交出力信号による周波数３分割および供給電圧で作動する高周波、たとえば、無線周波完全差動マラー（Ｍｕｌｌｅｒ）Ｃ素子に関する。

（発明の背景）
ワイヤレス応用を含む通信装置は無線周波数（ＲＦ）信号を送信および／または受信する局部発振器（ＬＯ）を必要とする。これらの装置にとって、１つの信号を異なる周波数に変換する能力により異なる周波数帯域に対する規制条件にコスト効果的方法で従うことができる。位相同期ループ（ＰＬＬ）に基づく大概の周波数シンセサイザはＶＣＯ周波数をＰＬＬ内の基準周波数と比較するために分周器を含んでいる。分周器は周波数シンセサイザからミクサのＬＯ入力までの信号経路内に含まれることも多い。例としてＶＣＯ周波数の半分で直交信号を作り出す２分割回路および同じ周波数シンセサイザを使用していくつかの周波数帯域をカバーする可選択分周器がある。最小の信号源を使用して可能な最大数の異なる周波数帯域を効率的にカバーするために、利用可能な信号の周波数を３の奇数で低減することが必要となることがある。

通信装置において、複素信号に対して直交表現が使用され、正負周波数間を弁別する。直交信号は９０゜の相対的位相差を有し、一般的に同相「Ｉ」および直交「Ｑ」信号と呼ばれる。正の周波数に対して、「Ｉ」信号成分は「Ｑ」信号成分よりも９０゜進んでいる。典型的に、直交表現は周波数変換器内の局部発振器に対してイメージリジェクションを達成するために、またゼロ−ＩＦ回路および単側波帯発生において正負周波数成分間の識別のために使用される。直交位相の信号は、たとえば、Ｉ／Ｑアップ変換（送信機内の直交変調器）およびＩ／Ｑダウン変換（ゼロ−ＩＦ、低ＩＦまたはスーパーヘテロダイン受信機内の復調器およびイメージリジェクションミクサ）を実現するのに必要である。したがって、直交ＬＯ信号発生器はＩ／Ｑ周波数変換を内蔵する通信装置内の重要なビルディングブロックである。

高周波数直交ＬＯ信号を発生するために最も頻繁に使用される技術は受動複素多相網、ＲＣ−ＣＲ網およびマスタ−スレーブ・フリップフロップを使用する２分割回路に基づいている。

さまざまな周波数帯域への柔軟な周波数マッピングに対して、前記した方法の１つにより発生される利用可能な直交信号は、場合によっては、直交位相関係を変えずに周波数を１／３に低減する必要がある。

モダンな装置の一般的に低い電力要求条件およびバッテリ動作により低供給電圧回路の使用が指示される。ディープサブミクロンＣＭＯＳ技術の設計に対しては、低供給電圧が義務付けられる。

従来技術の３分割分周器は、典型的に、カスケード接続されたチェーンマスタ・スレーブＤ−タイプフリップフロップからなり、共通クロック信号で作動し、最終信号は３で除したクロック信号周波数に等しい周波数で発生される。他の３分割分周器は各フリップフロップ段間に組合せ論理を必要とするが、装置の性能を制限することがある電圧ヘッドルーム制約および帯域幅制限によりそれは高周波数応用において実現困難である。多くの従来技術３分割回路はスプリアス応答、タイミングおよびノイズ性能にとって臨界となることがある５０％デューティサイクルで出力信号を提供することができない。

３は２の累乗ではなく、大概のデジタル論理は２の累乗を含むため、デジタル回路を使用する３分割インプリメンテーションは一般的に平凡なことではない。さらに、標準デジタル技術を使用して高／無線周波動作用３分割回路を実現するには、適切なアクティブデバイス速度、非常に高い周波数クロックに対する非常に進んだ処理技術を必要とし、受け入れられない高い消費電力となる。既存の技術を使用して直交信号の周波数３分割を行うと、複雑さおよび消費電力は単一３分割回路の２倍もしくは２倍近くになる。

分周器を実現するのに必要な既存の基本セル（標準フリップフロップおよび閾値論理回路等）は、速度不足、小さすぎる電圧ヘッドルームおよびノイズ感染性の弱点の１つまたはいくつかを蒙るため、低電圧、高周波動作には適さない。

レインシュミットによる米国特許第４，６１７，４７５号（１９８６年）にはバイポーラ差動対を使用する閾値論理投票回路（多数決ゲート）が記述されている。この回路はここに記述される閾値回路に類似しているが、シングル−エンデッド入力および出力を使用する。入力および出力における共通モードノイズにより感染し易いため、この回路は本発明の閾値回路ほど高速ＲＦ応用には適さない。

ナカムラの米国特許第５，８３８，１６６号（１９９８年）はいくつかの請求項において差動構造が内部で使用されるが、入力および出力は共にレール・ツー・レール揺れを有するシングル−エンデッド・デジタル信号であることを記述している。したがって、この回路は本発明の閾値回路に較べてノイズ欠陥を有する。この米国特許において、シート８の第９図に示す回路が本発明により提示される回路に最も似ているが、全ての相補入力対が単一テイル電流源を共有しているのに対し、本発明により提示される閾値回路は各差動入力対に対して個別のテイル電流源を使用するという重要な違いがある。本発明の個別のテイル電流源により回路は各差動入力間の共有モード電圧の静的および動的変動の両方に対してより鈍感とされる。

ボサンの米国特許第６，３８９，０９５号（２００２年）にはカスケード接続されたチェーン・マスタ−スレーブ・Ｄタイプフリップフロップからなりフリップフロップ段間に組合せ論理を必要とする３分割分周器が記述されている。図８に示すような直交３分割動作はフリップフロップおよび組合せ論理のさらなるカカケーディングに基づいている。直交３分割分周器を実現するこの技術によりその複雑さおよび消費電力はさらに高くなり、本発明により提示される３分割分周器に較べて動作帯域幅は酷く低いものとなる。

前記したことから、入力および出力の両方において直交位相関係を有する３分割信号周波数、標準組合せ論理の使用を必要としない良好な振幅および位相性能を提供する単純かつロバストな、低電圧およびコスト効果的分周器回路を設計することが望ましい。

（発明の概要）
直交入力および直交出力上で作動する３分割分周の一般的な合成方法が低電圧低電力広帯域差動マラーＣ素子の設計と共に開示される。さらに、ＳＲ−ラッチまたは本発明のマラーＣ素子を含むマラーＣ素子を使用する直交３分割分周器回路が開示される。

開示された３分割インプリメンテーションにより、利用可能な直交信号を３の奇数で分割するタスクの高性能でコストオプティマルなソリューションが提供される。

開示された差動マラーＣ素子は低電圧応用で使用することができ、僅かな電力しか消費せず、高周波動作が可能である。

さらに、本発明に従って３入力を有するマラーＣ素子を使用する開示された直交３分割分周器回路は最小数のデバイスしか必要とせず、信頼性、インプリメンテーションの容易さおよび低コストを促進する。

本発明は添付特許請求の範囲に記載された特徴により達成され、コスト効果および／または低電圧および高周波動作に関して従来のマラーＣ素子および直交３分割分周器の少なくとも１つの欠点を除去または緩和するものと信じる。

（好ましい実施例の詳細な説明）
いくつかの図面において同じ参照番号は同じ素子を示す添付図と共に下記の説明を読めば本発明を最も良く理解できる。特許請求の範囲は新規と見なされる本発明の特徴を明記しているが、本発明は図面と共に下記の説明を読めばより良く理解されるものと信じる。

マラーＣ素子は非同期回路の基本ビルディングブロックの１つである。それは２つ以上の入力と１つの出力を有することができる。全入力が同じ状態であれば、マラーＣ素子は状態を入力と同じ状態に切り替える。次に、全入力が他方の状態に切り替わるまでこの状態を維持する。

一般的に、Ｎ入力を有するマラーＣ素子は２Ｎ−１入力を有する多数決ゲートを使用して実現することができ、入力のＮ−１は出力に接続される。あるいは、これは重み１のＮ入力および重みＮ−１の１入力（出力に接続された）を有する多数決ゲートと見なすことができる。多数決ゲートは閾値論理により実現することができ、出力は一緒に並列接続される。Ｎ入力を有する閾値論理からの出力は次式で与えられ、

ここに、ｑ＝−１は出力Ｑが２進‘０’であることを示し、ｑ＝１は出力Ｑが２進‘１’であることを示す。同様に、ｄ_ｉ＝−１は入力Ｄ_ｉが２進‘０’であることを示し、ｄ_ｉ＝１は入力Ｄ_ｉが２進‘１’であることを示す。値ｗ_ｉは入力Ｄ_ｉの重みを与える。

ロバスト（ｒｏｂｕｓｔ）な設計では、比較的低い消費エネルギで高速および良好なノイズ性能を達成するために電圧揺れの低い差動信号がしばしば使用される。高速分周器は通常、バイポーラ接合トランジスタ（ＢＪＴ）を有するエミッタ結合論理またはＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ電界効果トランジスタ（ＭＯＳＦＥＴ）を有するソース結合論理等の差動電流ステアリング論理内で実現される。

電圧揺れの低い差動信号を使用するＮ入力を有する高速閾値論理ゲートは、各々が１つの差動入力およびテイル電流ソース／シンクに接続され、差動出力（ドレーンまたはコネクタ）は互いに並列接続されたＮ差動対を使用して実現することができる。インプリメンテーション−ワイズに、差動対は入力電圧揺れにより飽和されて全テイル電流が２つの差動出力の一方へ有効に導かれなければならない。２つの負荷が差動出力を正負（グランド）供給電圧へ向けてプルアップ／ダウンする。差動対の並列接続により生じる電流加算により前式の総和演算が実現される。入力重みｗ_ｉは各電流ソース／シンクからの電流を他方の電流ソース／シンクに対してスケーリングして実現される。良好なデバイス整合のために、入力トランジスタのサイズも重みｗ_ｉによりサイジングすることができる。差動出力電圧は入力の符号付和に比例する多くの値をとる。前式の符合演算子ｓｇｎは後続回路の判断操作、たとえば、Ｎ−入力閾値論理ゲートの出力に接続された入力を有する差動対により処理される。

図１はＮ＋１入力およびバッファされない１出力を有する差動電流ステアリング閾値論理ゲートとして実現されたＮ入力を有するマラーＣ素子の可能なＭＯＳＦＥＴ設計を示す。マラーＣ素子への入力を構成する最初のＮ入力は全て重みｗ＝１を有する。最後の入力は重みｗ＝Ｎ−１を有しマラーＣ素子の局部内側で出力ＱＰ，ＱＮに接続され、全てのＮ入力が反対２進値に切り替わるまで出力に最後の２進値を維持させる。

図２はＮ入力を有するマラーＣ素子の一般化されたシンボルを示し、図１の特定インプリメンテーションに対しても有効である。

ノイズマージンを改善するために、消費エネルギおよび動作速度の代価で、電圧利得を有する局部バッファを内部総和ノードと出力間に接続することができる。

図３はＮ＋１入力およびバッファされた出力を有する差動電流ステアリング閾値論理ゲートとして実現されたＮ入力を有するマラーＣ素子の可能なＭＯＳＦＥＴ設計を示す。

図４はＮ入力を有するマラーＣ素子の一般化されたシンボル号を示し、図３の特定インプリメンテーションに対しても有効である。

図５は４入力およびバッファされない１出力を有する差動電流ステアリング閾値論理ゲートとして実現された３入力マラーＣ素子の可能なＭＯＳＦＥＴインプリメンテーションを示す。最初の３つの差動対（トランジスタＴｒ１からＴｒ６）のゲートは３つの入力Ｄ１Ｐ，Ｄ１Ｎ，Ｄ２Ｐ，Ｄ２ＮおよびＤ３Ｐ，Ｄ３Ｎに接続され、ソースは各々が電流Ｉ_０を送り出す３つのテイル電流源ＣＳ１，ＣＳ２およびＣＳ３に、それぞれ、接続されている。第４の差動対（トランジスタＴｒ７およびＴｒ８）のゲートは出力ＱＰ，ＱＮに接続され、ソースは電流２×Ｉ_０を送り出すテイル電流源ＣＳ４に接続されている。整合のために、各トランジスタＴｒ７およびＴｒ８は、各々が各トランジスタＴｒ１からＴｒ６と同じ物理的ディメンジョンを有する２つの並列トランジスタとして実現することができる。出力ＱＰ，ＱＮは２つの負荷インピーダンスＺ１およびＺ２に接続され、それは出力を正の供給電圧へ向けて引き上げる。負荷インピーダンスは受動デバイス（たとえば、ポリシリコン抵抗器）、または能動デバイス（たとえば、線型領域内で作動するＰＭＯＳトランジスタ）として実現することができる。

図６は３入力を有するマラーＣ素子の一般化されたシンボルを示し、図５の特定インプリメンテーションに対しても有効である。

図１、図３、および図５の差動電流ステアリング閾値論理ゲートとして実現されたマラーＣ素子のＭＯＳＦＥＴインプリメンテーションの全ての例に対して、相補結合を使用することもできる、すなわち、ＮＭＯＳの替わりにＰＭＯＳを使用し、負荷インピーダンスがグラウンドへ向けて接続されあるいは正の供給電圧の替わりに負の供給電圧を使用することができる。

２の累乗の分周器は文献で公知であり、高周波動作用に設計することができる。２の累乗ではない比率の分周は達成するのが平凡ではない。これに関して、本発明に従った３分割回路は技術状態を進展させる。

５０％のデューティサイクルを有する分割回路は各出力位相遷移間に同数の入力位相を持たなければならない。ＩおよびＱ間に９０゜の位相差を維持するために、直交出力を有する分割回路はサイクル内の４つの各出力位相遷移間に同数の入力位相を持たなければならない。したがって、出力サイクル内の入力遷移数は直交出力を有する４の倍数でなければならない。各出力期間に対して（２×２＝４）の入力位相があるため、これは、たとえば、直交入力の無い２分割回路内で達成される（各入力期間に対して２つの入力位相）。直交入力の無い３分割回路に対しては、各出力期間に対して（２×３＝６）の入力位相がある。これは４の倍数ではないため、このような回路は直交出力で作ることはできない。しかしながら、直交入力を有する３分割回路は各出力期間に対して（４×３＝１２）の入力位相を有する。これは各出力位相偏移間に３つの入力位相を有して実現することができる。図１１を参照してこれをより詳細に説明する。

信号遷移グラフ（ＳＴＧ）の形の仕様を解析することにより３分割回路の非同期インプリメンテーションを見つけることができる。これは非同期回路合成に対して特別に開発されたペトリ−ネットの形である。

他のペトリ−ネットとして、信号遷移グラフ（ＳＴＧ）は一組の場所、一組の遷移、およびマーキングからなり、それは現在トークンを保持している一組の場所である。遷移から場所へのまた場所から遷移へのマッピング（矢符）もある。ＳＴＧ内の場所はゼロまたは１トークンを含むことができる。ＳＴＧにおいて、１つの先行および１つの後続遷移（１つの入力矢符と１つの出力矢符）しかない場所へ矢符は引かれない。矢符は１つの遷移からもう１つの遷移へ直接引かれる。このような矢符はインプリシット場所を含んでいる。インプリシット場所がトークンを含む場合（すなわち、マーキングの一部である）、トークンは矢符上に直接引かれる。

ＳＴＧ内の遷移は回路内の２進信号の変化に対応する（入力、出力または内部信号）。Ｘという名称の信号に対して、Ｘ＋はＸが‘０’（ロー論理レベル）から‘１’（ハイ論理レベル）へ行くことを意味し、Ｘ−はＸが‘１’から‘０’へ行くことを意味する。各入力場所にトークンを有する遷移（各矢符が遷移に通じる）はイネーブルされると言われ、いつでも発火することができる。遷移の発火は遷移に関連付けられた２進信号の変化に対応する。多数の信号が同時にイネーブルされる場合、それらは任意の順序で発火することができる。遷移を発火する時、トークンは全ての遷移の入力場所から除去され（遷移に通じる矢符）全ての遷移の出力場所に挿入される（遷移から導かれる矢符）。

図９から図１１は直交３分割回路の可能な状態に対する異なる表現を表し、次に、それらについてさらに説明する。

図９は３分割回路に対する信号遷移グラフ（ＳＴＧ）を示す。全ての場所がインプリシットタイプであり、１つの遷移からもう１つの遷移へ行く矢符に関連付けられている。２４の矢符、したがって、インプリシット場所があり、ＡからＸまでの文字で示されている。回路を記述するのにＡからＰまでをマークされた矢符しか必要としない。他の矢符は他の矢符のシーケンスにより与えられるため冗長である。たとえば、矢符Ｑは矢符ＢおよびＣのシーケンスが矢符Ｑにより与えられる遷移順序付けを暗示するため冗長である。しかしながら、入力−出力インタラクションを考慮せずに、冗長矢符は入力遷移（矢符Ｑ−Ｔ）および出力遷移（矢符Ｕ−Ｘ）の順序付けを完了する。

図９の初期マーキング｛Ａ，Ｕ｝は図１１のタイミング図の状態Ａに対応する。ＳＴＧが示すように、唯一イネーブルされた遷移はＩ＿ＩＮ＋である。この遷移が発火した後で、マーキングは｛Ｂ，Ｑ，Ｕ｝となる。ここでは、Ｉ＿ＯＵＴ＋が唯一イネーブルされた遷移である。図１０は到達可能な全状態を順番に載せており、マーキングおよびイネーブルされた遷移が対応している。各状態において厳密に１つの遷移しかイネーブルされないことに注目されたい。これは各状態において、図９の矢符Ａ−Ｐの厳密に１つしかマーキングに含まれないことを意味する。図１１のタイミング図において、状態ラベルＡ−Ｐは図９の信号遷移グラフ内で矢符Ａ−Ｐのいずれがマークされるかにも対応する。

図９の点線矢符（Ｃ，Ｇ，ＫおよびＯ）は回路の出力および入力間のタイミング関係（すなわち、帰還）を示唆する。それらは同時イネーブル遷移を回避する必要があり、それにより状態および状態保持信号数が増す。分周器に対して、これらの矢符は最大分割周波数を制限するタイミング関係を単純に規定する。実際上、分周器は動作周波数を高めるまたは消費エネルギを低減するためにアナログドメイン内でさらに最適化することができる。得られる回路は正しく３分割するが、点線矢符で規定される出力−入力タイミング関係に必ずしも厳密に従わないことがある。

回路の非同期状態機械インプリメンテーションを見つけるために、他の信号の状態を各出力遷移に対して解析することができる。図１０から、Ｉ＿ＯＵＴ＋遷移はＩ＿ＩＮ＝‘１’，Ｑ＿ＩＮ＝‘０’かつＱ＿ＯＵＴ＝‘０’の時にイネーブルされ、Ｉ＿ＯＵＴ−遷移はＩ＿ＩＮ＝‘０’，Ｑ＿ＩＮ＝‘１’かつＱ＿ＯＵＴ＝‘１’の時にイネーブルされることが判る。これはＩ＿ＯＵＴ信号が非同期Ｓ／Ｒ−ラッチにより実現できることを意味し、

である。

同様に、Ｑ＿ＯＵＴ信号は非同期Ｓ／Ｒ−ラッチにより実現することができ、

である。

図１２は標準非同期Ｓ／Ｒ−ラッチを有する前記ＳおよびＲ関係のインプリメンテーションを示す。もちろん、論理の厳密なインプリメンテーションは、たとえば、一組の利用可能な標準セルへマップするように最適化することができる。

Ｓ入力に対する極小項は全信号を反転させたＲ入力に対する極小項に等しいため、これらのＳ／Ｒ−ラッチは３入力マラーＣ素子に対応する。マラーＣ素子への全入力が等しければ、その出力は入力値に設定される。そうでなければ、マラーＣ素子からの出力は前の出力値を維持する。

図１３は一般的ケースにおけるマラーＣ素子を使用する直交３分割回路を示す。２つの３入力マラーＣ素子を使用する図１３に示す３分割回路は本発明における差動電流ステアリング閾値論理マラーＣ素子の２つのインスタンスを使用して実現することができる。得られる回路が図１４に示されている。差動インプリメンテーションにより、図１３のマラーＣ素子入力上に示す反転は単純に相補接続を「＿Ｐ」および「＿Ｎ」入力端子へスワッピングして実現される。

前記したように、図１１は本発明に従った２つの３入力差動電流ステアリングマラーＣ（図１４の素子Ｍ１およびＭ２）の負荷抵抗器電流と共に直交３分割回路のタイミング図を示す。ＡからＰまでの文字は１６の異なる状態を示す。分割器インプリメンテーションから判るように、１２の入力位相に加えて４つの遷移状態（Ｂ，Ｆ，ＪおよびＮ）がある。遷移状態内で、分割器出力の変化が生じる。１つの興味ある性質は１６状態の各々が４つの２進入出力信号Ｉ＿ＩＮ，Ｑ＿ＩＮ，Ｉ＿ＯＵＴおよびＱ＿ＯＵＴの一意的組合せに対応することである。これは回路を追加状態保持素子無しに非同期状態機械として実現するために必要である。状態数は４つの２進信号の可能な組合せ数と同じであるため、全ての組合せはシーケンスの一部である。したがって、始動条件に無関係に正しいインプリメンテーションは常に正しいシーケンスに従うため、リセット／初期化回路は不要である。

図５に示すような差動電流ステアリング閾値論理を使用する３分割回路の過渡動作を図１１に関連して以下に説明する。

図１１の状態「Ａ」で開始して（図１０の第１行）、信号値はＩ＿ＩＮ＝‘０’，Ｑ＿ＩＮ＝‘０’，Ｉ＿ＯＵＴ＝‘０’およびＱ＿ＯＵＴ＝‘０’である。図５のマラーＣ素子Ｍ１において、Ｉ＿ＩＮに接続された差動対はＩ＿ＩＮ＝‘０’である時に信号Ｉ＿ＯＵＴ＿Ｐに接続された負荷インピーダンスＺ２へそのテイル電流Ｉ_０を導く。同じマラーＣ素子内で、Ｑ＿ＩＮに接続された差動対はＱ＿ＩＮ＝‘０’である時に信号Ｉ＿ＯＵＴ＿Ｎに接続された負荷インピーダンスＺ１へそのテイル電流Ｉ_０を導く。同様に、Ｑ＿ＯＵＴに接続された差動対はＱ＿ＩＮ＝‘０’である時に信号Ｉ＿ＯＵＴ＿Ｎに接続された負荷インピーダンスＺ１へそのテイル電流Ｉ_０を導く。最後に、局部帰還はＱ＿ＩＮ＝‘０’である時に信号Ｉ＿ＯＵＴ＿Ｐに接続された負荷インピーダンスＺ２へそのテイル電流２×Ｉ_０を導く。このようにして、マラーＣ素子Ｍ１内で、負荷インピーダンスＺ１（Ｉ＿ＯＵＴ＿Ｎに接続された）内の電流の和は２×Ｉ_０であり、負荷インピーダンスＺ２（Ｉ＿ＯＵＴ＿Ｐに接続された）内の電流の和は３×Ｉ_０である。これはＶ（Ｉ＿ＯＵＴ＿Ｐ）＜Ｖ（Ｉ＿ＯＵＴ＿Ｎ）を与え、それは差動論理内でＩ＿ＯＵＴ＝‘０’として解釈される。同様に、マラーＣ素子Ｍ２内で、負荷インピーダンスＺ１（Ｑ＿ＯＵＴ＿Ｎに接続された）内の電流の和は２×Ｉ_０であり、負荷インピーダンスＺ２（Ｑ＿ＯＵＴ＿Ｐに接続された）内の電流の和は３×Ｉ_０である。これはＶ（Ｑ＿ＯＵＴ＿Ｐ）＜Ｖ（Ｑ＿ＯＵＴ＿Ｎ）を与え、それは差動論理内でＱ＿ＯＵＴ＝‘０’として解釈される。このようにして、状態Ａ内で回路は安定であり入力変化を待っている。

入力Ｉ＿ＩＮ上のローからハイへの遷移により回路は状態Ａから状態Ｂへ変化する。マラーＣ素子Ｍ１内のＩ＿ＩＮに接続された差動対はそのテイル電流Ｉ_０をＩ＿ＯＵＴ＿Ｐに接続された負荷インピーダンスＺ２の替わりにＩ＿ＯＵＴ＿Ｎに接続された負荷インピーダンスＺ１中を流れるように導く。正味の効果として負荷インピーダンスＺ１（Ｉ＿ＯＵＴ＿Ｎに接続された）内の電流の和は３×Ｉ_０であり、負荷インピーダンスＺ２（Ｉ＿ＯＵＴ＿Ｐに接続された）内の電流の和は２×Ｉ_０である。これはＶ（Ｉ＿ＯＵＴ＿Ｐ）＞Ｖ（Ｉ＿ＯＵＴ＿Ｎ）を与え、それは差動論理内でＩ＿ＯＵＴ＝‘１’として解釈される。同時に、マラーＣ素子Ｍ２内のＩ＿ＩＮに接続された差動対はそのテイル電流Ｉ_０をＱ＿ＯＵＴ＿Ｎに接続された負荷インピーダンスＺ１の替わりにＱ＿ＯＵＴ＿Ｐに接続された負荷インピーダンスＺ２中を流れるように導く。ここで、正味の効果として負荷インピーダンスＺ１（Ｑ＿ＯＵＴ＿Ｎに接続された）内の電流の和は１×Ｉ_０であり、負荷インピーダンスＺ２（Ｑ＿ＯＵＴ＿Ｐに接続された）内の電流の和は４×Ｉ_０である。これはＶ（Ｑ＿ＯＵＴ＿Ｐ）＜Ｖ（Ｑ＿ＯＵＴ＿Ｎ）を与え、それは差動論理内でＱ＿ＯＵＴ＝‘０’として解釈される。

出力Ｉ＿ＯＵＴは‘１’となるため（Ｑ＿ＯＵＴは‘０’のまま）、回路は状態Ｂにおいて安定ではない。Ｉ＿ＯＵＴのローからハイへの遷移によりマラーＣ素子Ｍ１内の局部帰還差動対が切り替わってそのテイル電流２×Ｉ_０をＩ＿ＯＵＴ＿Ｐに接続された負荷インピーダンスＺ２の替わりにＩ＿ＯＵＴ＿Ｎに接続された負荷インピーダンスＺ１中を流れるように導く。正味の効果として負荷インピーダンスＺ１（Ｉ＿ＯＵＴ＿Ｎに接続された）内の電流の和は５×Ｉ_０であり、負荷インピーダンスＺ２（Ｉ＿ＯＵＴ＿Ｐに接続された）内の電流の和は０である。これはＶ（Ｉ＿ＯＵＴ＿Ｐ）＞Ｖ（Ｉ＿ＯＵＴ＿Ｎ）を与え、それは差動論理内でＩ＿ＯＵＴ＝‘１’として解釈される。同時に、マラーＣ素子Ｍ２内のＩ＿ＯＵＴに接続された差動対はそのテイル電流Ｉ_０をＱ＿ＯＵＴ＿Ｐに接続された負荷インピーダンスＺ２の替わりにＱ＿ＯＵＴ＿Ｎに接続された負荷インピーダンスＺ１中を流れるように導く。ここで、正味の効果として負荷インピーダンスＺ１（Ｑ＿ＯＵＴ＿Ｎに接続された）内の電流の和は２×Ｉ_０であり、負荷インピーダンスＺ２（Ｑ＿ＯＵＴ＿Ｐに接続された）内の電流の和は３×Ｉ_０である。これはＶ（Ｑ＿ＯＵＴ＿Ｐ）＜Ｖ（Ｑ＿ＯＵＴ＿Ｎ）を与え、それは差動論理内でＱ＿ＯＵＴ＝‘０’として解釈される。その後、回路は状態Ｃで安定し、さらなる入力変化を待つ。

図１１のタイミング図における各状態Ａ−Ｐは同様に解析することができる。図１１において、タイミング図には図１４の２つの３入力差動電流ステアリングマラーＣ素子Ｍ１およびＭ２の各々の負荷Ｚ１およびＺ２内を流れる電流間の差も付加されている。線型負荷が使用される場合、差動出力信号Ｉ＿ＯＵＴおよびＱ＿ＯＵＴは出力における電流差に比例する。Ｉ＿ＯＵＴおよびＱ＿ＯＵＴ出力電圧は６つの安定な差値（３つの正と３つの負）を有することが判る。立ち上がりおよび降下時間はサイクルタイムの無視できない部分となるため、最大分割器速度近くで作動するときに出力信号遷移はより滑らかになる。

可能な全ての状態を通過すると、図１４に示す３分割回路は入力信号周波数の１／３で５０％のデューティサイクルを有する差動直交信号を提供する。

前記した非同期３分割回路の論理演算は入力および出力信号の下記の関係により特徴づけられる。

ここで、前式における各信号変数Ｉ＿ＩＮ，Ｑ＿ＩＮ，Ｉ＿ＯＵＴ，Ｑ＿ＯＵＴ，およびそれらの対応する反転変数

は、いつでも、２つの数値の一方をとることができ、−１は２進論理ＬＯＷ‘０’と同値であり、１は２進論理ＨＩＧＨ‘１’と同値である。方程式の両側に出力信号変数が現われることは非同期動作が出力から入力への帰還を含むことを示唆している。

ＭＯＳＦＥＴ技術を使用して本発明の実施例を例示してきたが、ＢＪＴや適切なトランジスタ技術において代替実施例を実現することができる。当業者ならば負荷（タイプおよび値）は回路性能を最大化するように最適化できることを理解できる。

バッファされない出力およびＭＯＳＦＥＴを使用する局部帰還を有する差動電流ステアリング閾値論理内に実現されるＮ−入力マラーＣ素子を示す図である。 限定はしないが、図１のＭＯＳＦＥＴインプリメンテーションにより例示されるバッファされない出力を有するＮ−入力マラーＣ素子の等価シンボルを示す図である。 バッファされた出力およびＭＯＳＦＥＴ技術を使用する局部帰還を有する差動電流ステアリング閾値論理内に実現されるＮ−入力マラーＣ素子を示す図である。 限定はしないが、図３のＭＯＳＦＥＴインプリメンテーションにより例示されるバッファされた出力を有するＮ−入力マラーＣ素子の等価シンボルを示す図である。 バッファされない出力およびＭＯＳＦＥＴを使用する局部帰還を有する差動電流ステアリング閾値論理内に実現される３−入力マラーＣ素子を示す図である。 限定はしないが、図５のＭＯＳＦＥＴインプリメンテーションにより例示されるバッファされない出力を有する３−入力マラーＣ素子の等価シンボルを示す図である。 Ｄフリップフロップおよび組合せ論理を使用する直交３分割回路の従来技術インプリメンテーションを示す図である。 フリップフロップおよび組合せ論理を使用する直交３分割回路のもう１つの従来技術インプリメンテーションを示す図である。 直交３分割回路の信号遷移グラフ（ＳＴＧ）を示す図である。 直交３分割回路のＳＴＧ状態、マーキングおよびイネーブルされた遷移を示す図である。 図１４の２つの３入力差動電流ステアリングマラーＣ素子Ｍ１およびＭ２の負荷抵抗電流と共に直交３分割回路のタイミング図を示す。 ＳＲ−ラッチにより実現される直交３分割回路の一般的原理を示す図である。 マラーＣ素子により実現される直交３分割回路の一般的原理を示す図である。 本発明に従った２つのマラーＣ素子により実現される直交３分割回路を示す図である。

Claims (17)

1. ２以上の整数であるＮの差動入力と、１つの差動出力を有し、前記Ｎ入力信号の重み付けされた和を前記出力の正帰還により重み付けされた閾値と比較して比較結果に応じた信号を出力する手段を内蔵する差動マラーＣ素子であって、
   Ｎの差動対であって、その各々からの差動出力電流は前記各差動入力信号により制御され、前記差動対の各々がスイッチング電流を提供する電流供給手段を有し、かつ前記電流供給手段の各々が単位相対電流強度１×Ｉ_０を有するＮの差動対と、
   前記差動マラーＣ素子の前記差動出力からの正帰還を提供する手段と、
   単位相対電流強度の（Ｎ−１）倍の差動帰還電流（Ｎ−１）×Ｉ_０を提供する手段であって、前記差動帰還電流は前記正帰還により制御される手段と、
   前記Ｎの差動対からの前記差動出力電流と前記差動帰還電流を総和する手段と、
   を含むことを特徴とする差動マラーＣ素子。
2. 請求項１に記載の差動マラーＣ素子であって、前記電流を総和する前記手段は、
   前記各差動対出力電流の一方の相補出力電流および前記差動帰還電流の一方の相補出力電流がその中を流れる第１の負荷構成と、
   前記各差動対出力電流の他方の相補出力電流および前記差動帰還電流の他方の相補出力電流がその中を流れる第２の負荷構成と、
   を含む差動マラーＣ素子。
3. 請求項２に記載の差動マラーＣ素子であって、前記負荷構成は抵抗器である差動マラーＣ素子。
4. 請求項２に記載の差動マラーＣ素子であって、前記負荷構成はインダクタである差動マラーＣ素子。
5. 請求項２に記載の差動マラーＣ素子であって、前記負荷構成は適切な動作にバイアスされたトランジスタである差動マラーＣ素子。
6. 請求項２に記載の差動マラーＣ素子であって、前記負荷構成は抵抗器と適切な動作にバイアスされたトランジスタとの組合せを含む差動マラーＣ素子。
7. 請求項２に記載の差動マラーＣ素子であって、前記負荷構成はインダクタと適切な動作にバイアスされたトランジスタとのシリアル接続である差動マラーＣ素子。
8. 請求項１に記載の差動マラーＣ素子であって、単位相対電流強度の（Ｎ−１）倍の前記差動帰還電流（Ｎ−１）×Ｉ_０を提供する前記手段は差動対を含み、差動出力電流は前記正帰還手段により切り替えられ、前記差動対はスイッチング電流を提供する電流供給手段を有し、前記供給手段は（Ｎ−１）倍の単位相対電流強度（Ｎ−１）×Ｉ_０を有することを特徴とする差動マラーＣ素子。
9. 請求項１および８のいずれか１項に記載の差動マラーＣ素子であって、前記各差動対は２つのトランジスタを含み、それらのソースおよびエミッタは一緒に接続されている差動マラーＣ素子。
10. 請求項１に記載の差動マラーＣ素子であって、単位相対電流強度の（Ｎ−１）倍の前記差動帰還電流（Ｎ−１）×Ｉ_０を提供する前記手段は前記差動マラーＣ素子の前記出力に接続された交差接続トランジスタ対を含み、前記交差接続トランジスタ対はスイッチング電流を提供する電流供給手段を有し、前記供給手段は（Ｎ−１）倍の単位相対電流強度（Ｎ−１）×Ｉ_０を有することを特徴とする差動マラーＣ素子。
11. 請求項１０に記載の差動マラーＣ素子であって、前記交差接続トランジスタ対は第１のトランジスタおよび第２のトランジスタを含み、前記第１の交差接続トランジスタのゲートまたはベースは前記第２の交差接続トランジスタのドレーンまたはコレクタに接続され、前記第２の交差接続トランジスタのゲートまたはベースは前記第１の交差接続トランジスタのドレーンまたはコレクタに接続され、前記第１および第２の交差接続トランジスタのソースまたはエミッタは互いに接続されている差動マラーＣ素子。
12. 請求項８に記載の差動マラーＣ素子であって、前記正帰還を提供する前記手段は差動入力および差動出力を有し、単位以上の信号利得を有する差動増幅器を含む差動マラーＣ素子。
13. 請求項１，８および１０のいずれか１項に記載の差動マラーＣ素子であって、前記電流供給手段はその中を前記供給電流が流れる抵抗器または連結抵抗器を含む差動マラーＣ素子。
14. 請求項１，８および１０のいずれか１項に記載の差動マラーＣ素子であって、前記電流供給手段はその中を前記供給電流が流れるトランジスタまたは連結トランジスタと、前記トランジスタのゲートまたはベースの電圧を変えるバイアス制御手段と、を含む差動マラーＣ素子。
15. 請求項１，８および１０のいずれか１項に記載の差動マラーＣ素子であって、前記電流供給手段はその中を前記供給電流が流れるトランジスタと抵抗器のシリアル接続と、前記トランジスタのゲートまたはベースの電圧を変えるバイアス制御手段と、を含む差動マラーＣ素子。
16. 請求項１４および１５のいずれか１項に記載の差動マラーＣ素子であって、前記電流供給手段の前記バイアス制御手段は前記マラーＣ素子の電力ダウン機能を実現するために利用される差動マラーＣ素子。
17. 請求項１から１６のいずれか１項に記載の差動マラーＣ素子であって、Ｎは３に等しい、すなわち、Ｎ＝３であることを特徴とする差動マラーＣ素子。

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