NO323203B1 - Kvadratur dele-pa-tre frekvensdeler - Google Patents

Description

Fagområde

Denne oppfinnelsen omhandler generelt fagområdet elektroniske kretser, mikroelektronikk, og høy-/radiofrekvensintegrert kretsdesign. Mer spesifikt omhandler oppfinnelsen frekvensdeling med en faktor på tre med kvadratur inngangssignaler og kvadratur utgangssignaler.

Bakgrunn for oppfinnelsen

Kommunikasjonsinnretninger, innbefattende de tiltenkt for trådløse applikasjoner, krever en lokal oscillator (LO) for sending eller/og mottak av radiofrekvens (RF) signaler. Evnen til å konvertere et enkelt signal til ulike frekvenser muliggjør at disse innretningene oppfyller regulative krav for ulike frekvensbånd på en kostnadseffektiv måte.

De fleste frekvens syntetisatorene basert på faselåst sløyfe (PLL) innbefatter frekvensdelere for å kunne sammenligne VCO-frekvensen med en referansefrekvens i PLL'en. Frekvensdelerne er også ofte innbefattet i signalveien fra frekvens syntetisatorer til LO-inngangen til mikserne. Eksempler er dele-på-to kretser som produserer kvadratursignaler med halvparten av VCO-frekvensen og valgbare frekvensdelere for å dekke flere frekvensbånd med en og samme frekvens syntetisator.

For å effektivt kunne dekke størst mulig antall av ulike frekvensbånd med et minimum antall av signalkilder kan det være nødvendig å redusere frekvensen til et tilgjengelig signal med en odde faktor på tre.

I kommunikasjonsinnretninger, blir kvadraturrepresentasjon brukt for komplekse signaler, som skiller mellom positive og negative frekvenser. Kvadratursignalene har en relativ faseforskjell på 90°, og blir vanligvis referert til som i-fase "I"- og kvadratur "Q"-signaler. Vanligvis leder "I"-signalkomponenten på "Q"-signalkomponenten med 90° for positive frekvenser. Kvadraturrepresentasjonen blir typisk brukt for lokaloscillatorsignalet i frekvenskonverterere for å oppnå speilbåndundertrykkelse (eng.: image rejection), i zero-IF-kretser og enkeltsidebånd generering, for å skjelne mellom positive og negative frekvenssignalkomponenter. Signaler med kvadraturfaser er f.eks. nødvendig for implementering av I/Q-oppkonvertering (kvadraturmodulatorer i sendere) og I/Q-nedkonvertering (demodulatorer og speilbåndundertrykkende miksere i zero-IF, lav-IF eller superheterodyne mottakere). Kvadratur LO-signalgeneråtorer er derfor viktige byggeklosser i kommunikasjonsinnretninger som innbefatter I/Q-frekvenskonvertering.

De oftest brukte teknikkene for generering av høyfrekvenskvadratur LO-signalér er basert på passive komplekse polyfasenettverk, RC-CR nettverk og dele-på-to kretser som bruker master-slave-vipper.

For fleksibel frekvenstilpasning (eng. frequency mapping) til ulike frekvensbånd, må tilgjengelige kvadratursignaler, som blir generert av én av metodene over, i noen tilfeller bli redusert i frekvens med en faktor på tre uten å forandre kvadraturfaseforholdet.

Generelt behov for lavt effektforbruk og batteridrift til moderne utstyr dikterer bruken av kretser med lav forsyningsspenning. For design i dyp-submikron CMOS-teknologier er lav forsyningsspenning obligatorisk.

Dele-på-tre frekvensdeler av tidligere kjent teknikk omfatter typisk en kjede master-slave D-type vipper koplet i kaskade, som opererer fra et felles klokkesignal, som genererer et endelig signal med en frekvens som er lik klokkesignalfrekvensen delt på tre. Andre dele-på-tre frekvensdelere krever kombinatorisk logikk mellom hvert vippetrinn som det er vanskelig å implementere i høyfrekvensapplikasjoner på grunn av begrenset spenningsområde (eng.: voltage headroom constraints) og båndbreddebegrensninger som kan begrense ytelsen til innretningen.

Mange tidligere kjente dele-på-tre kretser er ikke i stand til å tilveiebringe utgangssignaler med 50 % arbeidssyklus som kan være kritisk for spuriøs respons, timing og støyytelse.

Dele-på-tre implementasjon med digitale kretser er generelt ikke trivielt fordi tre ikke er en potens av to og det meste av digital logikk involverer potens av to. I tillegg krever implementasjonen av dele-på-tre krets for høy/radiofrekvens operasjon som bruker standard digitale teknikker svært avanserte prosessteknologier for tilstrekkelig hastighet av aktive komponenter, en svært høyfrekvens klokke og vil resultere i uakseptabelt høyt effektforbruk.

Frekvensdeling med en faktor på tre av kvadratursignaler med eksisterende teknikker resulterer i to ganger eller nesten to ganger kompleksiteten og effektforbruket til en enkel dele-på-tre krets.

US 6 389 095 (2002) av Bo Sun, beskriver en dele-på-tre frekvensdeler som omfatter en kjede master-slave D-type vipper forbundet i kaskade som krever kombinatorisk logikk mellom vippetrinnene. Kvadratur dele-på-tre operasjonen er vist i figur 5 (reprodusert i figur 8 i denne fremstillingen) er basert på videre kaskade av vipper og kombinatorisk logikk. Denne teknikken med implementering av kvadratur dele-på-tre frekvensdeleren resulterer i mye høyere kompleksitet og høyere strømforbruk, og senker drastisk operasjonsbåndbredden sammenlignet med dele-på-tre frekvensdeleren presentert i den foreliggende oppfinnelsen.

Basert på den foregående vurderingen, er det ønskelig å designe en enkel men robust, lavspenning og kosteffektiv frekvensdelekrets som tilveiebringer en dele-på-tre signalfrekvens som har kvadraturfaseforhold ved både inngang og utgang, god amplitude- og faseytelse og ikke krever bruk av standard digital kombinatorisk logikk.

Sammendrag av oppfinnelsen

En generell metode for syntese av dele-på-tre frekvensdeling som opererer på kvadratur inngangssignaler og kvadratur utgangssignaler er fremlagt. Videre er en kvadratur dele-på-tre kretsdelerkrets som bruker SR-latcher eller Muller C-elementer fremvist.

Den fremlagte dele-på-tre implementasjonene tilveiebringer høy ytelse og kostoptimale løsninger til oppgaven med å dele et tilgjengelig kvadratursignal på en odde faktor på tre.

Videre krever den fremlagte kvadratur dele-på-tre delerkretsen som bruker Muller C elementer med tre innganger i henhold til oppfinnelsen et minimum av innretninger og promoterer dermed pålitelighet, enkel implementering og lav kostnad.

Den foreliggende oppfinnelsen blir oppnådd ved hjelp av trekkene fremsatt i de vedlagte sett med krav og antas å unngå eller dempe i' det minste én ulempe ved tidligere kvadratur dele-på-tre kretser med hensyn til kostnadseffektivitet eller/og lavspenning og høyfrekvens operasjon.

Kort beskrivelse av tegningene

Oppfinnelsen forstås best med henvisning til den følgende beskrivelsen sett i sammenheng med de etterfølgende tegningene, hvor like referansetall identifiserer like elementer i figurene, og hvor: Figur 1 viser en tidligere kjent implementasjon av en kvadratur dele-på-tre krets som bruker D-vipper og kombinatorisk logikk. Figur 2 viser en annen tidligere kjent implementasjon av en kvadratur dele-på-tre krets som bruker vipper og kombinatorisk logikk. Figur 3 viser signaltransisjonsgrafen (Signal Transition Graph, STG) av en kvadratur dele-på-tre krets. Figur 4 viser STG-tilstander, merker og innkoblede transisjoner til en kvadratur dele-på-tre krets. Figur 5 viser tidsdiagram til en kvadratur dele-på-tre krets sammen med lastmotstandsstrømmene til de to tre-inngangsdifferensialstrømstyrings Muller C-elementeene Ml og M2 i figur 10. Figur 6 viser et generelt prinsipp på kvadratur dele-på-tre krets implementert med SR-latcher. Figur 7 viser et generelt prinsipp på en kvadratur dele-på-tre krets implementert med Muller C-elementer. Figur 8 viser et tre-inngangs Muller C element implementert i differensiell strømstyrt terskel-logikk med ubufret utgang og lokal tilbakekobling i MOSFET-teknologi. Figur 9 viser det ekvivalente symbolet på tre-inngangs Muller C element med ubufret utgang eksemplifisert av, men ikke begrenset til, MOSFET-implementasjonen i figur 8. Figur 10 viser en kvadratur dele-på-tre krets i henhold til den foreliggende oppfinnelsen implementert med to differensielle tre-inngangs Muller C-elementer.

Detaljert beskrivelse av foretrukne utførelser

Mens kravene definerer trekkene til oppfinnelsen som er antatt å være nye, antas det at oppfinnelsen vil forstås bedre fra en vurdering av den følgende beskrivelsen sett i sammenheng med figurene.

Frekvensdelere med potensen av to er velkjent i litteraturen og kan bli konstruert for høyfrekvens operasjon. Frekvensdeling ved ikke-potensen-av-to forhold er ikke trivielt å oppnå. På grunnlag av dette bringer dele-på-tre kretsen i henhold til den foreliggende oppfinnelsen det nyeste innen fagområdet videre.

En delekrets med 50 % arbeidssyklus må ha samme antall inngangsfaser mellom hver av utgangsfasetransisj onene. For å kunne opprettholde 90° faseforskjell mellom I og Q, må delekretsen med kvadratur utganger ha samme antall inngangsfaser mellom hver av fire utgangsfasetransisj oner i én syklus. Derfor må antall inngangstransisjoner i en utgangssyklus være multiple av fire med kvadratur utganger. F.eks. blir dette oppnådd i dele-på-to kretsen uten kvadratur innganger (to inngangsfaser for hver inngangsperiode), siden det er (2 x 2 = 4) inngangsfaser for hver utgangsperiode. For dele-på-tre kretsen uten kvadratur innganger er det (2x3 = 6) inngangsfaser på hver utgangsperiode. Siden dette ikke er et multippel av fire, kan ikke en slik krets lages med kvadratur utganger. En dele-på-tre krets med kvadratur innganger har imidlertid (4x3 = 12) inngangsfaser for hver utgangsperiode. Dette kan bli implementert med tre inngangsfaser mellom hver utgangsfasetransisj on. Dette vil bli videre beskrevet med henvisning til figur 5.

En asynkron implementasjon av dele-på-tre kretsen kan bli funnet ved å analysere spesifikasjonen i form av en signaltransisjonsgraf (STG). Dette er en form for Petri-Nett utviklet spesielt for syntese av asynkrone kretser.

Som andre Petri-Nett består signaltransisjonsgraf er (STG'er) av et sett av plasser ( places), et sett av transisjoner (transitions) og en merking ( marking), som er et sett av plasser som for tiden holder tegn (tokens). Det er også mapping (piler) fra transisjonene til plasser og fra plasser til transisjonene. Plasser i en STG kan inneholde enten null eller ett token. I en STG blir ikke plasser med kun én foregående og én etterkommende transisjon (én inngangspil og én utgangspil) tegnet. Istedenfor blir piler tegnet direkte fra én transisjon til en annen en. En slik pil inneholder en implisitt plass. Når den implisitte plassen inneholder et token (dvs. er en del av merkingen) blir tokenet tegnet direkte på pilen.

Transisjonene i en STG korresponderer til forandringene i binære signaler i kretsen (inngangene, utgangene eller interne signaler). For et signal med navn X, betyr X+ at X går fra "0" (LAV logisk nivå) til "1" (HØY logisk nivå), mens X- betyr at X går fra "1" til "0". En transisjon med token på hver inngangsplass (hver pil som leder til transisjonen) sies å være satt (eng: enabled) og kan "fyre av" til enhver tid. Å fyre av en transisjon korresponderer til forandringen av det binære signalet assosiert med transisjonen. Dersom multiple signaler blir satt samtidig, kan de fyre av i enhver rekkefølge. Når en transisjon er avfyrt, blir tokens fjernet fra alle transisjonens inngangsplasser (pil som leder til transisjonen) og innført på alle transisjonens utgangsplasser (pil som leder fra transisjonen). Figur 3-5 representerer ulike presentasjoner for de mulige tilstandene til kvadratur dele-på-tre kretsen, og disse vil nå bli videre forklart. Figur 3 viser en signaltransisjonsgrad (STG) for dele-på-tre kretsen. Alle plasser er av den implisitte typen, assosiert med piler som går fra én transisjon til en annen. Det finnes 24 piler, og herav implisitte plasser, merket med bokstavene A til X. Kun pilene merket A til P er nødvendig for å beskrive kretsen. De andre pilene er redundante fordi de blir gitt ved sekvenser med andre piler. F.eks. er pil Q redundant fordi sekvensen til pil B og C betyr transisjonsrekkefølge gitt av pilen Q. Uten å vurdere inngangs-utgangssamspill, fullbyrder imidlertid de redundante pilene rekkefølgen av inngangstransisjoner (pilene Q-T) og utgangstransisjonene (pilene U-X). Den initielle merkingen {A, U} i figur 3 korresponderer til tilstanden A i tidsdiagram i figur 5. Som STG viser, er den eneste satte tilstand I_IN+. Etter at denne transisjonen fyrer, blir merkingen {B, Q, U}. Nå er I OUT+ den eneste satte transisjonen. Figur 4 lister alle oppnåelige tilstander i sekvensen, med . korresponderende merker og satte transisjoner. Bemerk at nøyaktig én transisjon er satt i hver tilstand. Dette betyr at i hver tilstand blir nøyaktig én av pilene A-P i figur 3 inneholdt i merkingen. I tidsdiagrammet i figur 5, korresponderer også tilstandsmerkene A-P til hvilken av pilene A-P som er merket i signaltransisjonsgrafen i figur 3.

De stiplede pilene (C, G, K og O) i figur 3 antyder en tidsrelasjon (eller tilbakekobling) mellom utgangene til kretsen og inngangene. De er nødvendige for å unngå samtidige satte transisjoner, som ville øke antall av tilstander og tilstandsholdesignaler. For en frekvensdeler definerer disse pilene simpelthen tidsrelasjonen som begrenser maksimum delefrekvens. I praksis kan frekvensdeleren bli ytterligere optimalisert i det analoge domenet for økt operasjonsfrekvens eller redusert energiforbruk. Selv om den resulterende kretsen korrekt deler med tre, trenger den ikke nødvendigvis å holde seg til utgangs-inngangsrelasjonen definert av de stiplede pilene.

For å kunne finne en asynkron tilstandsmaskinimplementasjon av kretsen kan tilstanden til de andre signalene bli analysert på hver utgangstransisjon. Fra figur 4 finner vi at I_OUT+-transisjonen er satt når I_IN="1", Q_IN="0" og Q_OUT="0", og I_OUT- transisjonen er satt når I_IN="0", Q_IN="1" og Q_OUT="l". Dette betyr at I OUT-signalet kan bli implementert med en asynkron S/R-latch med

Likeledes kan Q OUT-signalet bli implementert med en asynkron S/R-latch med

Figur 6 viser implementasjonen av S- og R-forholdene over med standard asynkrone S/R-latcher. Eksakt implementasjon av logikken kan selvfølgelig bli optimalisert, f.eks. for å mappe til et sett av tilgjengelige standardceller.

Fordi miniuttrykket (eng. miniterm) for S-inngangen er lik miniuttrykket for R-inngangen med alle signalene invertert, korresponderer disse S/R-latchene til tre-inngangs Muller C elementer. Når alle inngangene på et Muller C element er like, er dets utgang satt til inngangsverdien. Ellers beholder utgangen fra Muller C elementet tidligere utgangsverdi.

Figur 7 viser kvadratur dele-på-tre krets som Muller C-elementer i det generelle tilfellet. Dele-på-tre kretsen vist i figur 7 som bruker to tre-inngangs Muller C elementer kan bli implementert ved å bruke to enheter av differensiell strømstyrt terskel-logikk Muller C element. Den resulterende kretsen er vist i figur 10. På grunn av differensiell implementasjon blir inversjonene vist på inngangene av Muller C-elementene i figur 7 realisert enkelt ved å bytte de komplementærene koplingene til "_P" og "_N" inngangsterminalene.

Som nevnt over, viser figur 5 tidsdiagrammet til kvadratur dele-på-tre krets i henhold til oppfinnelsen sammen med lastmotstandsstrømmene til de to tre-inngangs differensielle strømstyrte Muller C elementer(Ml og M2 i figur 10). Bokstavene A til P angir 16 ulike tilstander. Sett fra en delerimplementasjon, er det fire transisjonstilstander (B, F, J og N) i tillegg til 12 inngangsfaser. I transisjonstilstandene vil en forandring av delerutgangene opptre. En interessant egenskap er at hver av de 16 tilstandene korresponderer til en unik kombinasjon av de fire binære inngangs/utgangssignalene I_IN, Q_IN, I OUT og QOUT. Dette er nødvendig for å implementere kretsen som en asynkron tilstandsmaskin uten tilleggstilstandsholdeelementer. Siden antall tilstander er det samme som antallet mulige kombinasjoner for de fire binære signalene, er alle kombinasjonene en del av sekvensen. Derfor er ingen resettings/initialiseringskrets nødvendig, fordi korrekt implementasjon alltid vil følge korrekt sekvens uavhengig av oppstartstilstander.

Transientoperasjonen til dele-på-tre kretsen som bruker differensiell strømstyrt terskel-logikk som vist i figur 8, blir forklart under i forbindelse med figur 5: Med start ved tilstand "A" i figur 8 (første linje, i figur 7), er signalverdiene I_IN="0", Q_IN="0", I_OUT="0" og Q_OUT="0". I Muller C element Ml i figur 8 styrer det differensielle paret koplet til I IN sin (hale)strøm Io inn til lastimpedans Z2 som er koplet til signal IOUTP når I IN="0". I det samme Muller C elementet styrer det differensielle paret koplet til Q_IN sin (hale)strøm Io inn til lastimpedans Zl som er koplet til signalet IOUTN når Q_IN="0". På lignende måte styrer det differensielle paret koplet til Q OUT sin (hale)strøm Io inn til lastimpedans Zl som er koplet til signalet I_OUT_N når Q_IN="0". Til slutt styrer den lokale tilbakekoblingen sin (hale)strøm 2xIo inn til lastimpedans Z2 koplet til signal I_OUT_P når Q_IN="0". Dermed er, i Muller C element Ml, summen av strøm i lastimpedans Zl (koplet til I OUT N) 2xIo, mens summen av strøm i lastimpedans Z2 (koplet til I_OUT_P) er 3xl0. Dette gir V(I_OUT_P)<V(I_OUT_N), som i differensiell logikk blir tolket som I_OUT="0". På samme måte kan det vises at i Muller C element M2 er strømmen i lastimpedans Zl (koplet til Q_OUT_N) lik 2xIo, mens summen av strøm i lastimpedans Z2 (koplet til Q_OUT_P) er 3xIo. Dette gir V(Q_OUT_P)<V(Q_OUT_N), som i differensiell logikk blir tolket som Q_OUT="0". Dermed er kretsen stabil i tilstand A og venter på inngangsforandringer.

En lav-til-høy transisjon på inngang I IN forårsaker at kretsen forandrer tilstand fra tilstand A til tilstand B. Det differensielle paret koplet til I IN i Muller C elementet Ml styrer nå sin (hale)strøm Io til å strømme gjennom lastimpedansen Zl som er koplet til I OUT N i stedet for lastimpedans Z2 som er koplet til I OUT P. Nettoeffekten er at summen av strømmene i lastimpedans Zl (koplet til I_OUT_N) er 3xIo, mens summen av strømmen i lastimpedans Z2 (koplet tilI_OUT_P) er 2xIo. Dette gir V(I_OUT_P)>V(I_OUT_N), som i differensiell logikk blir tolket som I_OUT="l". Samtidig styrer nå det differensielle paret koplet til I IN i Muller C elementet M2 sin (hale)strøm Io til å strømme gjennom lastimpedans Z2 som er koplet til Q OUT P i stedet for lastimpedans Zl som er koplet til QOUTN. Her er nettoeffekten at summen av strøm i lastimpedans (koplet til Q_OUT_N) er lxlo, mens summen av strøm i lastimpedansen Z2 (koplet til Q_OUT_P) er 4xIo. Dette gir V(Q_OUT_P)<V(Q_OUT_N), som i differensiell logikk blir tolket som Q_OUT="0".

Kretsen er ikke stabil i tilstand B, siden utgangen IOUT går til "1" (mens Q OUT forblir ved "0"). Lav-til-høy transisjon av I OUT svitsjer det lokale tilbakekoblings differensialparet i Muller C elementet Ml til å styre sin (hale)strøm 2xIo gjennom lastimpedans Zl som er koplet til I OUT N i stedet for lastimpedans Z2 som er koplet til I OUT P. Nettoeffekten er at summen av strømmen i lastimpedans Zl (koplet til I OUT N) er 5xIo, mens summen av strøm i lastimpedans Z2 (koplet til I_OUT_P) er 0. Dette gir V(I_OUT_P)>V(I_OUT_N), som i differensiell logikk blir tolket som I_OUT="l". Samtidig styrer nå det differensielle paret koplet til I_OUT i Muller C elementet M2 sin (hale)strøm Io til å strømme gjennom lastimpedans Zl som er koplet til QOUTN i stedet for lastimpedans Z2 som er koplet til Q_OUT_P. Her er nettoeffekten at summen av strøm i lastimpedans Zl (koplet til Q_OUT_N) er 2xIo, mens summen av strøm i lastimpedans Z2 (koplet til Q_OUT_P) er 3xl0. Dette gir V(Q_OUT_P)<V(Q_OUT_N), som i differensiell logikk blir tolket som Q_OUT="0". Etter dette er kretsen stabil i tilstanden C, og venter på videre inngangsforandringer.

Hver av tilstandene A-P i tidsdiagrammet i figur 5 kan bli analysert på samme måte. I figur 5 er tidsdiagrammet også tillagt forskjellen mellom strøm som strømmer i lastene Zl og Z2 til hver av de to differensielle tre-inngangs strømstyrt Muller C-elementene Ml og M2 i figur 10. Dersom lineære laster blir brukt, vil de differensielle utgangssignalene I OUT og Q OUT bli proporsjonale til strømforskjellen ved utgangene. Det kan sees at I OUT og Q OUT utgangsspenningene har seks stabile differensielle verdier (tre positive og tre negative). Transisjonene i utgangssignalene vil være glattere når en opererer nær til maksimumsdelerhastigheten fordi stige- og falltidene blir en ikke-neglisjerbar del av syklustiden.

Ved å gå gjennom alle mulige tilstander tilveiebringer dele-på-tre kretsen vist i figur 10 differensielle kvadratursignaler med 50 % arbeidssyklus ved en tredjedel av inngangssignalfrekvensen.

Den logiske operasjonen til en asynkron dele-på-tre krets som forklart over er karakterisert ved følgende forhold ved inngangs- og utgangssignalene:

hvor hver av signalvariablene I_IN, Q_IN, I_OUT, Q_OUT, og deres korresponderende inverterte variable I _ IN, Q_ IN, I _ OUT, Q_ OUT ide ovenfor ligningene kan ha én av to numeriske verdier -1 og 1 til enhver tid, med -1 som ekvivalent for binær logisk LAV "0", og 1 som ekvivalent på binær logisk HØY "1". Opptredenen til utgangssignalvariablene på begge sider av ligningene betyr at den asynkrone operasjonen innbefatter tilbakekobling fra utgangene til inngangene.

Selv om utførelsen til den foreliggende oppfinnelsen er eksemplifisert ved å bruke MOSFET-teknologi, kan alternative utførelser bli implementert i BJT eller passende transistorteknologi. En fagperson på området vil også forstå at laster (type og verdi) kan bli optimalisert for å maksimere kretsytelse.

Claims (8)

1. Kvadratur dele-på-tre frekvensdelerkrets med et flertall Muller C elementer og logiske porter, hvor nevnte krets omfatter: - en første inngangsterminal for å motta et første inngangssignal (I_IN) med en inngangssignalfrekvens; - en andre inngangsterminal for å motta et andre inngangssignal (Q_IN) med nevnte inngangssignalfrekvens, hvor nevnte første inngangssignal og nevnte andre inngangssignal har den samme nevnte inngangssignalfrekvensen og en relativ faseforskjell på.90 grader (ti/2); - en første utgangsterminal for å levere et første utgangssignal (I OUT) med en utgangssignalfrekvens; - en andre utgangsterminal for å levere et andre utgangssignal (Q_OUT) med nevnte utgangssignalfrekvens, hvor nevnte første utgangssignal og nevnte andre utgangssignal har den samme utgangssignalfrekvensen og en relative faseforskjell på 90 grader (7i/2), og nevnte utgangssignalfrekvens er lik en tredjedel av nevnte inngangssignalfrekvens; - midler for å tilveiebringe signal feedback; - midler for å tilveiebringe nevnte første utgangssignal ved å bruke nevnte inngangs og nevnte utgangssignåler i henhold til forholdet: - midler for å tilveiebringe nevnte andre utgangssignal ved å bruke nevnte inngangs og nevnte utgangssignaler i henhold til forholdet: hvor hver av nevnte signalvariabler I IN, Q_ IN, I OUT, Q OUT, og deres korresponderende inverterte variable I IN, Q_ IN, I OUT, QOUT kan ha en av to numeriske verdier, -1 og 1, til enhver tid, med -1 som ekvivalenten til binær logisk LOW '0', og 1 som ekvivalent til binær logisk HIGH *r.

2. Kvadratur dele-på-tre frekvensdelerkrets i henhold til krav 1, karakterisert ved at hvert av kvadraturinngangssignalene og hvert av kvadraturutgangssignalene hovedsaklig har en duty cycle på 50%.

3. Kvadratur dele-på-tre frekvensdelerkrets i henhold til et av kravene krav 1 og 2, karakterisert ved at den omfatter et flertall av terskel logiske kretser og logiske porter.

4. Kvadratur dele-på-tre frekvensdelerkrets i henhold til et av kravene 1 til 3, karakterisert ved at den omfatter: - et første og andre Muller C element, som hver har tre innganger (Al, A2, A3) og en utgang (F), og hvor hver av nevnte inngangs- og utgangssignaler kan være single-ended eller differensielle; - midler for å tilveiebringe et invertert signal av et tilgjengelig signal; - en første inngang (Al) av nevnte første Muller C element koblet for å motta nevnte første inngangssignal (I_IN) som har nevnte inngangsfrekvens; - en andre inngang (A2) av nevnte første Muller C element koblet for å motta den inverterte av nevnte andre inngangssignal ( Q_ IN) som har nevnte inngangsfrekvens; - en tredje inngang (A3) av nevnte første Muller C element koblet til den inverterte utgangen ( F) av nevnte andre Muller C element; - en første inngang (Al) av nevnte andre Muller C element koblet til en utgang (F) av nevnte første Muller C element; - en andre inngang (A2) av nevnte andre Muller C element koblet for å motta det inverterte av nevnte første inngangssignal ( I IN) som har nevnte inngangsfrekvens, and - en tredje inngang (A3) av nenvte andre Muller C element koblet for å motta den inverterte av nevnte andre inngangssignal ( Q_ IN) som har nevnte inngangsfrekvens.

5. Kvadratur dele-på-tre frekvensdelerkrets i henhold til et av kravene 1 og 2, karakterisert ved at den omfatter et flertall vipper og logiske porter.

6. Kvadratur dele-på-tre frekvensdelerkrets i henhold til et av kravene 1, 2 og 5, karakterisert ved at den omfatter et flertall SR-latches og logiske porter.

7. Kvadratur dele-på-tre frekvensdelerkrets i henhold til et av kravene 1,2, 5, og 6 karakterisert ved at den omfatter: - nevnte første inngangsterminal for å motta nevnte første inngangssignal (I_IN) med nevnte inngangssignalfrekvens; - nevnte andre inngangsterminal for å motta nevnte andre inngangssignal (Q_IN) med nevnte inngangssignalfrekvens; - nevnte første utgangsterminal for å levere nevnte første utgangssignal (I_OUT) med nevnte utgangssignalfrekvens; - nevnte andre utgangsterminal for å levere nevnte andre utgangssignal (Q_OUT) med nevnte utgangssignalfrekvens; - en første og andre SR-latch, (SRI, SR2), hver med en SET (S) og en RESET (R) inngang, og en utgang (Q); - midler for å tilveiebringe et signal koblet til en SET (S) inngang til nevnte første SR-latch (SRI) i henhold til det Boolske forholdet: - midler for å tilveiebringe et signal koblet til en RESET (R) inngang til nevnte første SR-latch (SRI) i henhold til det Boolske forholdet: - midler for å tilveiebringe et signal koblet til en SET (S) inngang til nevnte andre SR-latch (SR2) i henhold til det Boolske forholdet: - midler for å tilveiebringe et signal koblet til en RESET (R) inngang til nevnte andre SR-latch (SR2) i henhold til det Boolske forholdet:

8. Kvadratur dele-på-tre frekvensdelerkrets i henhold til et av kravene 1, 2, 5, 6 og 7, omfattende: - midler for å tilveiebringe et invertert signal av et tilgjengelig signal; - en første og andre SR-latch, (SRI, SR2), hver med en Set (S) og en Reset (R) inngang, og en utgang (Q); - en første AND port (Al), med tre innganger (A, B, C) og en utgang, hvor nevnte utgang til nevnte første AND port er koblet til S-inngangen til nevnte første SR-latch (SRI); - en andre AND port (A2), med tre innganger (A, B, C) og en utgang, hvor nevnte utgang til nevnte andre AND port er koblet til R-inngangen til nevnte første SR-latch (SRI); - en tredje AND port (A3) med tre innganger (A, B, C), og en utgang, hvor nevnte utgang til nevnte tredje AND port er koblet til S-inngangen til nevnte andre SR-latch (SR2); - a fjerde AND port (A4) med tre innganger (A, B, C), og en utgang, hvor nevnte utgang til fjerde AND port er koblet til R-inngangen til nevnte andre SR-latch (SR2), hvor: - nevnte første inngangssignal (I_IN) som har nevnte inngangsfrekvens koblet til flere innganger innbefattende en første inngang (A) på nevnte første AND port (Al), og en andre inngang (B) på nevnte fjerde AND port (A4); - den inverterte av nevnte første inngangssignal ( I IN) som har nevnte inngangsfrekvens koblet til flere innganger innbefattende en første inngang (A) på nevnte andre AND port (A2), og en andre inngang (B) på nevnte tredje AND port (A3); - nevnte andre inngangssignal (Q_IN) som har nevnte inngangsfrekvens koblet til flere innganger innbefattende en andre inngang (B) på nevnte andre AND port (A2), og en tredje inngang (C) på nevnte fjerde AND port (A4); - den inverterte av nevnte kvadraturfase inngangssignal ( Q_ IN) som har nevnte inngangsfrekvens koblet til flere innganger innbefattende en andre inngang (B) på nevnte første AND port (Al), og en tredje inngang (C) på nevnte tredje AND port (A3); - en utgang (IOUT) til nevnte første SR-latch er koblet til en første inngang (A) på nevnte tredje AND port (A3); - den inverterte av nevnte utgang ( I OUT) til nevnte første SR-latch er koblet til en første inngang (A) på nevnte fjerde AND port (A4); - en utgang (Q_OUT) på nevnte andre SR-latch er koblet til en tredje inngang (C) på nevnte andre AND port (A2); - den inverterte av nevnte utgang ( Q_ OUT) til nevnte andre SR-latch er koblet til en tredje inngang ( C) på nevnte første AND port (Al), og hvor hver av nevnte inngangs- og utgangssignaler kan være single-ended eller differensielle.