JP2007521703A - 周波数逓倍器 - Google Patents

Abstract

本発明は、信号用の入力手段と、ポイント間に所定の位相差をもつ複数のポイントで信号にアクセスするための手段とを備える、パルス列である信号のパルス周波数を逓倍するためのデバイスを開示する。このデバイスは、アクセスされた信号ペアを結合するための第１のレベルにある手段を更に備え、すべての結合されるペア内で同一の位相距離があり、各第１のレベルの結合手段からの出力はパルス列である。このデバイスは、第１のレベルからのパルス列を結合するための第２のレベルにある結合手段を更に備え、第１のレベルにある結合手段は、出力パルス列中のパルスが、結合されるアクセスされた信号ペア中の第１の信号の立上り側腹部に常に一致する立上り側腹部と、前記ペア中の第２の信号の立下り側腹部に常に一致する立下り側腹部とを有する手段である。

Description

本発明は、信号用の入力手段と、ポイント間に所定の位相差をもつ複数のポイントで信号にアクセスするための複数のアクセス手段とを備え、パルス列の形式の信号の周波数を逓倍するための周波数逓倍器に関する。

周波数逓倍器は、さまざまな技術、例えば通信システムにおける重要な構成単位である。広範囲の周波数がしばしば望まれ、したがって調整可能な周波数逓倍器の要望が生じる。一般に、発生器の調整範囲が広くなるほど周波数逓倍器の雑音特性は悪くなる。そこで、現行の周波数逓倍器では調整範囲及び雑音特性に関して兼ね合いをとる必要がある。したがって、雑音仕様に応えるためには、広い周波数バンドを含むように複数の異なる周波数逓倍器を使用することが必要なことがある。

本発明は、主にデジタル周波数逓倍器の分野を対象とし、したがってその範疇の周波数逓倍器の問題を解決することを対象とする。それらの問題の中で、以下の問題が挙げられる。

通常、ｎを整数として、２ｎの形式の逓倍率だけしか得られない。２ｎ以外の倍率が得られる解決策では、固定幅のパルスが最小パルス幅の異なる整数値でクロックされる。これにより、不要な周波数成分を多く含む出力周波数スペクトルが生じる。また、マイクロ波範囲など、より高い周波数に適さない非対称性及び回路の複雑さが増す。

また、多くの提案されたデジタル逓倍器はさまざまな信号に対して非対称であり、これは非常に高い周波数で特に問題になる。また、多くの解決策はかなり複雑であり、ジッタが増す。

更に、多くのデジタル逓倍器はＸＯＲゲートやＯＲゲートなどの論理回路を使用して、立上り時及び立下り時の両方でパルスを生成する。これにより、逓倍器の出力中の連続したパルスに変動する曲線形態が生じることがある。

なお、本文中の「周波数逓倍器(frequency multiplier)」という語句は、パルス列中のパルス周波数に関することを指摘している。

現行のデジタル周波数逓倍器の問題を克服するために、本発明は、信号用の入力手段と、ポイント間に所定の位相差をもつ複数のポイントで信号にアクセスするための複数のアクセス手段とを備える、パルス列の形式の信号のパルス周波数を逓倍するためのデバイスを提案する。

このデバイスは、アクセスされた信号ペアを結合するための第１のレベルにある複数の手段を更に備え、すべての結合されるペア内で同一の位相距離があり、その場合の各第１のレベルの結合手段からの出力は新しいパルス列である。

このデバイスはまた、第１のレベルからのパルス列を１つの単一のパルス列に結合するための第２のレベルにある結合手段を備え、本発明によれば、第１のレベルにある結合手段は、その結合手段の出力パルス列中のパルスが、結合されるアクセスされた信号ペア中の第１の信号からの立上り側腹部(rise flank)に常に一致する立上り側腹部と、前記ペア中の第２の信号の立下り側腹部(fall frank)に常に一致する立下り側腹部とを有するような手段である。

この設計の利点は以下の詳細な説明の中で明白になる。

適切には、結合される信号ペア内の位相距離は式（３６０／［２×Ｎ］）＋１８０により計算され、ここで、Ｎは所望の逓倍率であり、Ｎは任意の整数又は非整数で、１よりも大きい。

第１の信号が第２の信号に対して３６０／（［２×Ｎ］）＋１８０だけ遅延させられるということは、また第２の信号が第１の信号に対して３６０−（３６０／（［２×Ｎ］）＋１８０）＝１８０−（１８０／Ｎ）だけ遅延させられるということと同等であり、それは３６０°の位相差は０°の位相差と区別できないからである。

また、第１のレベルの結合手段は、各ペアの第１の信号と第２の信号との間で区別をしないので、同じ絶対値の正の位相差及び負の位相差は同等である。

好ましくは、第１のレベルにある結合手段はＡＮＤ機能をもつ論理回路を含み、第２のレベルにある結合手段はＯＲ機能をもつ論理回路を含む。

本発明は、添付の図面を参照しながら、以下に詳細に説明される。

図１に、本発明によるデバイス１００の第１の実施形態が示される。

基本パルス周波数ｆinをもつパルス列の入力信号は、デバイスの入力ポート１１０に入力される。入力ポートは、好ましくは遅延線である構成要素１２０に信号を入力し、各ペア内で等しい位相間隔をもつ複数の信号ペア(signal pairs)を得ることができるよう、構成要素１２０にさまざまな時間間隔でタップ(tapped)する、すなわちアクセスすることができる。

「ペア内の位相間隔(phase separation within the pairs)」という語句は、各ペアが、サンプル間に位相距離をもつ第１の信号サンプル及び第２の信号サンプルを含むことを意味する。

入力パルス周波数ｆinよりも４倍高いパルス周波数をもつパルス列は、デバイス１００によって以下の方法で得られる。

各ペア内の位相差は、本発明によれば、Ｎを所望の逓倍率として、式（３６０／［２×Ｎ］＋１８０）により計算される。後に示されるように、Ｎは、実質的に、任意の数で、整数又は非整数であり、１よりも大きいことが可能である。したがって、図１におけるような「４逓倍」のデバイスの場合、位相差は３６０／８＋１８０＝２２５°、又は等価的に１８０−（１８０／Ｎ）＝１８０−（１８０／８）＝１３５°である必要がある。

また、図１のデバイスは、入力信号が以下の８つのポイントでアクセスされ、ペアで４つの結合デバイスＡ、Ｂ、Ｃ、Ｄに入力されるよう設計されている。
・Ａ： ４５−２７０＝ ２２５
・Ｂ：１３５−３６０＝ ２２５
・Ｃ： ９０−２２５＝−１３５
・Ｄ：１８０−３１５＝−１３５
ここで、３６０°を加えても位相差は変化せず、３６０°＋（−１３５°）＝２２５°であるので、上記の最後の２つのペアの位相差、すなわち−１３５°は式の条件を満たしている。

次に図２に転じると、図１のデバイスの組合せの原理が示される。すなわち、図の上部に、図１に示された実施形態のペアにおけるような、２つのパルス列の間に２２５度の位相差をもつ２つのパルス列が示される。２つのパルス列の下方に、ＡＮＤゲート又は同様の機能をもつ回路、例えばＮＡＮＤゲート及びインバータの機能を有する、図１に示され、本発明に含まれる結合デバイスからの出力として形成されるパルス列が示される。

図２から分かるように、組合せから生じるパルス列は、デバイスへの入力パルス列と同じパルス周波数をもち、しかし減少したパルス幅をもつパルス列である。

また、本発明の別の興味深い特徴が、図２の図を調べれば明らかになる。すなわち、結合される信号の両方はパルス列（実際には異なる位相をもつポイントでアクセスされた同一のパルス列）であるので、両方の信号はパルスを含み、それらのパルスは「立上り」側腹部及び「立下り」側腹部を有する。また２つの信号の組合せとして生じる信号もパルス列であり、それらのパルスは立上り側腹部及び立下り側腹部を有する。

注目すべき特徴は、結合された信号中のパルスの立上り側腹部はすべて、結合される同一の信号の中のパルスの立上り側腹部に一致し、結合された信号中のパルスの立下り側腹部の場合も同様である。結合された信号中のパルスはすべて同一のパルス形状（立上り／立下り）から生成されるので、結合された信号中のパルスのすべてが同一の形状を有することになるために、この特徴は有益である。

図２に示された実施形態では、結合された信号の立上り側腹部は、最上部に示された信号すなわち「位相ゼロ」をもつ信号の立上り側腹部に一致し、結合された信号の立下り側腹部は、第２の信号すなわち「ゼロ信号」に対して２２５°遅延させられた信号の立下り側腹部に一致する。

次に図１に戻ると、結合手段からの出力信号は第２の結合手段Ｅへの入力として使用されることがこの図に示される。したがって、ＡＮＤ機能は信号ペアの第１のレベルの結合とみることができ、このデバイスは第１のレベルの結合からの出力信号用の第２のレベルの結合も含む。

第２のレベルの結合デバイスＥは、ＯＲゲート又はＸＯＲゲートの機能をもつ回路であり、その結果生じる出力信号が図３に示される。この図では、４つの第１のレベルの結合器の各々からの出力信号が、Ａ〜Ｄのラベルを付けて示され、これらの４つのパルス列はすべて同じパルス周波数を有し、しかし、このパルスは異なる時間に現れ、その結果、これらのパルスを図３の最下部に示された１つのパルス列に容易に結合できることが明らかになる。

当然、各々が入力パルス列と同じパルス周波数ｆinをもつ４つのパルス列の結合により、図１に示されたデバイスの目的であった、その周波数の４倍、すなわち４×ｆinをもつパルス列が生じることになる。このようにして、「４倍(times four)」の周波数逓倍器が得られた。

ここで、第１のレベルで結合されるパルス・ペアの間の位相差に関して観察することができる。すなわち、位相差は、第１のレベルの結合手段によって生成された信号が３６０°内で「等距離(equidistant)」になるように選択される必要があり、すなわち４つの結合器が使用される場合、位相差は３６０／４＝９０である必要がある。図１を参照すると、第１の信号は、実際に４５、１３５、２２５、３１５であり、したがって第１の信号の各々の間は９０°であることが分かる。

これらの位相とそれらの順序が固定されると、各信号ペア中の信号のうちの第２の信号は、すべてのペアにおいて同じ量、すなわちすべての場合に＋２２５°（＝−１３５°）又はすべての場合に＋１３５°（＝−２２５°）だけシフトされることが重要である。

図４に本発明の別の実施形態４００が示される。すなわち、図４の実施形態は、本発明による逓倍器を使用して可変逓倍率を達成することができることを説明するのに役立つ。したがって、図４の逓倍器は、ポイント間に選択された位相距離をもつ多数のポイントでアクセスできる遅延線４２０をも含むという点で、図１〜図３を参照して図示及び説明された逓倍器に似ている。

次に、アクセスされた信号は、前記の実施形態と同様に第１のレベルの結合回路Ａ’、Ｂ’、Ｃ’、Ｄ’にペアで供給され、ペア中の第１の信号と第２の信号との間に同一の位相距離があり、また各ペアの中の連続する第１の信号間にも同一の位相距離がある。

先の実施形態に加えて、図４に示されたデバイスは、また一組のスイッチを備え、それによって各ペア中の第２の信号に遅延線の交互のポイントからアクセスでき、したがってペアで結合される第１の信号と第２の信号との間の位相差を変えることができるようになる。

前に示された式、すなわちＮを所望の逓倍率として、（３６０／［２×Ｎ］＋１８０）又は（１８０−１８０／Ｎ）を念頭において、それによって図４に示されたスイッチをどのように使用して逓倍率を変えることができるか分かる。

図４に示された位置が維持される場合、「２倍」の逓倍器が得られることになる。式に戻ると、「２倍」の逓倍器は３６０／４＋１８０＝２７０の位相差を有する必要があり、これは図４に示された位置にあるスイッチをもつ図４の回路に当てはまる。

このようにして、前に示された信号ペアの代わりに、図４において結合器を左から右に参照して、以下の信号ペアが得られることになる。

分かるように、位相差は、４５−３１５＝−２７０及び２２５−１３５＝９０＝−２７０である。

しかし、スイッチが入れ替えられた場合、ペア内の位相距離は代わりに以下のようになる。

したがって、スイッチを入れ替えることによって、２つの追加の結合器が使用可能になり、その結果第１の信号と第２の信号との間にそれぞれ
Ａ：−２２５
Ｂ：−２２５
Ｃ： １３５
Ｄ： １３５
の位相距離をもつ４つの出力信号（Ａ、Ｂ、Ｃ、Ｄ）が得られる。

前記と同じように、−２２５°は、−２２５°＋３６０°＝１３５°と同等であるとみなすことができる。

したがって、「４逓倍(multiply by four)」の回路が、スイッチを代わりの位置に入れ替えることによって得られる。図１における前記の実施形態と同様に、第１のレベルの結合器からの出力パルス列は、次にＯＲ回路又はＸＯＲ回路Ｅ’を使用して結合される。

図４の回路を見れば分かるように、スイッチのいくつか（４５°及び２２５°）は、対称性の理由で示されているだけであり、決して切り替えられない。

このスイッチは、いくつかのよく知られた適切な方法のうちのいずれかで実現することができ、ここでは詳細な説明はされない。しかし、理解しやすいように、１つの可能なスイッチの実施形態５００、いわゆるトランスミッション・ゲート・スイッチが図５に示される。

図５に示されるように、この種のスイッチはＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの並列接続を含む。この種のスイッチは、スイッチを作動するために使用される制御電圧に対して対称な伝達関数を与え、低いオン抵抗及び高いオフ・インピーダンスを与える。スイッチが使用されるので、図４のデバイスによってノイズやジッタが付加されない。

本発明の逓倍器の背後にある一般的な原理を今までに理解されたであろう。しかし、例として、「３逓倍(multiply by three)」の回路は、信号が６０°、１２０°、１８０°、２４０°、３００°及び３６０°のそれぞれの位相位置を有するポイントで遅延線にアクセスすることによって達成できることを指摘できる。

次に、ＡＮＤ回路を使用して、信号は次のようにペアになる。すなわち、３００°−６０°、６０°−１８０°、１８０°−３００°であり、したがって、（３６０／［２×Ｎ］＋１８０）の基本条件を、この場合はＮを３として３６０／６＋１８０＝６０＋１８０＝２４０を満たしている。次に、これらのペアは図１又は図４に示されたＯＲ回路で結合される。

遅延が２４の等距離の位相に分割される場合、逓倍器は、例えばスイッチを使用して、位相を結合するとき本発明の背後にある原理を適切に応用することによって、逓倍率２、３、４、６又は１２のいずれにも設定することができる。この原理は、非整数の倍率を含む１より大きい任意の逓倍率に適用でき、その例が図６と関連して以下に示される。

図６に本発明を使用する非整数逓倍器６００が示される。図６のデバイスでは、「１．５逓倍」の回路が、アクセスされた信号の３周期を入力信号の２周期の間に達成するように位相を結合することによって得られる。

適切には、入力信号は２周期までの遅延でアクセスされ、アクセスされた信号は３つのＡＮＤ型回路Ａ”、Ｂ”、Ｃ”を使用してペアで結合される。

前記の逓倍器と同様に、図６の逓倍器６００は第１のレベルの結合器、この場合はＡＮＤゲートを使用する。デバイス６００は３つのＡＮＤゲートを第１のレベルの結合器として使用し、アクセスされた入力信号は以下の方法でペアに結合される。すなわち、
・３６０°−６０°
・６００°−３００°
・１２０°−５４０°
である。

分かるように、３６０／２×１．５＋１８０＝３００であるので、Ｎを所望の逓倍率として、（３６０／［２×Ｎ］＋１８０）の原理に従っている。（１２０−５４０＝−４２０＝２×３６０−４２０＝３００）
ＡＮＤゲートから、１．５逓倍のための適切な幅のパルスが生成される。しかし、１つのパルスが入力信号の各周期ごとに各ＡＮＤゲートから出力され、したがって所望のパルスの２倍のパルスが生成される。

入力信号の２周期の間に単一のＡＮＤ型回路から生じる、この場合は２の多重のパルスを有するのを避けるために、ＡＮＤゲートからの出力はフリップ・フロップによってゲートで制御され、その後ＯＲゲートに出力される。これらのフリップ・フロップは、イネーブルが作動させられた場合のみ信号をＤからＱに伝達する（イネーブルが再びローになった場合でも、リセットが与えられるまでずっと信号は伝達されることになる）。リセットが作動させられた場合、Ｑの出力は０にリセットされ、次のイネーブル・パルスが与えられるまでそこに保持される。イネーブル信号及びリセット信号は、それぞれパルス列中の前のパルス及び次のパルスのＱ出力によって与えられる。

フリップ・フロップからの出力はＯＲゲートＥ”に入力され、ＯＲゲートＥ”はＡＮＤゲートからの個々のパルス列を、デバイスに入力されたパルス列の１．５倍のパルス周波数をもつ単一のパルス列に結合する。

デバイス６００の始動の間、又は例えば逓倍率を変更するとき、１つのフリップ・フロップ（例えば第１のフリップ・フロップ）以外のすべてのフリップ・フロップは、安定動作させるためにリセット信号が与えられなければならない。これは、第１のフリップ・フロップ以外のすべてのフリップ・フロップのリセット入力に追加のＯＲゲートを配置することによって可能である。ＯＲゲートへの入力の１つは図６におけるようであり、他は始動(start-up)リセット信号である。第１のフリップ・フロップで、追加のＯＲゲートがイネーブル入力に配置され、１つの入力によって始動時に第１のフリップ・フロップが確実に開くように、始動リセット信号が与えられる。

デバイス６００で使用するためのゲート型フリップ・フロップを実現することができる方法の例が、図７に示される。その例には図８に示された真理値表を有するＳＲ型フリップ・フロップ及びスイッチが含まれる。

イネーブルがハイであるか、又はイネーブルが、ハイであった１つ前のＳＲフリップ・フロップ入力である場合、ＳＲフリップ・フロップの出力はハイである。ＳＲフリップ・フロップ出力がハイであるとき、スイッチは閉じられ、デバイス６００の入力Ｑはデバイス６００の出力に通される。リセットがハイになると、ＳＲフリップ・フロップの出力はローになり、イネーブルが再びハイになるまでローのままである。ＳＲフリップ・フロップの出力がローになると、スイッチは、デバイス６００の出力がアースされる（ローになる）位置になる。

しかし、図６に示されるような２周期の遅延は必ずしも必要ない。例えば、イネーブル・リセット信号のシーケンスが保持される限り、６００°の入力は６００−３６０＝２４０°の入力で置き替えることができる。ある場合では、例えば連続する入力パルスが周波数変調信号におけるように同一でない場合に、依然として２周期の遅延を有することが好ましい。

更に、１より大きい任意の１／２逓倍率、すなわち１．５、２．５、３．５などは、２入力周期の遅延又は単一の周期遅延の２周期シーケンスを利用して出力位相を適切に選択することによって達成できる。３周期遅延、又は単一の周期遅延のうちの３周期シーケンスの場合、１より大きい任意の１／３逓倍率、すなわち１．３３、１．６７、２．３３、２．６７などが同様の方法で達成できる。ｎ周期遅延、又は単一の周期遅延のうちのｎ周期シーケンスの場合、Ｎ及びＭを１以上の整数として任意のＮ＋Ｍ／ｎの逓倍率を達成できる。

本発明のいくつかの実施形態で使用されるｎ周期遅延は、例えば直列に接続されたｎ個のいわゆる遅延ロック・ループの使用によって設計できる。適切なＤＬＬの例が図９に示される。ＤＬＬはそれ自体既に知られているので、ここで更に詳細に説明されない。

更に、遅延は、第２の遅延の出力における位相を第１の遅延の入力位相と直接比較することによっても得ることができる。遅延自体は、ＤＬＬ以外に、例えば能動回路（インバータ）又は可変受動遅延線などのどのような種類も可能である。使用が可能な別のタイプの遅延は強誘電体可変遅延線である。

したがって、上記及び添付図面に示された本発明の実施形態を使用して示されたように、発振器調整範囲の適切な選択及び本発明による可変逓倍率をもつデバイスにより、非常に広い範囲の周波数発生器を実現できる。

例として、ｆ0からｆ1の動作周波数範囲をもつＶＣＯを考えよう。更にｆ1＝１．４×ｆ0を仮定しよう。１．３、１．５、２、２．５、３及び４の可変逓倍率をもつ逓倍器がＶＣＯに接続された場合、ｆ0と４ｆ1（＝５．６×ｆ0）との間の全周波数範囲が含まれることになる。

結論として、本発明は、例えば以下の利点をもつ周波数逓倍器を可能にする。
・ＡＮＤ（又はＮＡＮＤ）ゲートの使用により波形がより対称的になる。
・２ｎ以外の整数の逓倍率を、他の周波数成分が低含有量の状態で達成できる。
・非整数の逓倍率を、他の周波数成分が低含有量の状態で達成できる。
・逓倍率を制御信号（すなわち図４に示されるようにスイッチを制御すること）によって変えることができる。
・信号経路を対称にできる。
・結果として生じたパルスは、同一のパルスの「縁部」から生成されるので、同一の波形を有する。
・１つのＶＣＯ及び可変式逓倍器をもつシステムにより、非常に小型で、柔軟で、広帯域で、用途の広い周波数発生器が製作され、単一チップ上に直接実装されることになる。

４逓倍を与える本発明の実施形態を示す図である。 本発明による信号の第１の結合を示す図である。 可変の逓倍率をもつ本発明の実施形態を示す図である。 図２の実施形態で使用するのに適したスイッチを示す図である。 非整数の倍率の逓倍を可能にする本発明の実施形態を示す図である。 非整数逓倍器で使用するための構成要素を示す図である。 非整数逓倍器で使用するための構成要素を示す図である。 本発明で使用するための遅延構成要素を示す図である。 本発明を使用する適切なＤＬＬの例を示す図である。

Claims (14)

1. パルス列形式の信号のパルス周波数を逓倍するための周波数逓倍回路（１００、４００、６００）であって、
   前記信号用の入力手段（１１０、４１０、６１０）と、
   ポイント間に所定の位相差をもつポイントで前記信号にアクセスするための複数のアクセス手段とを備え、
   アクセスされた信号ペアを結合するための第１のレベルにある複数の結合手段であって、すべての前記結合されるペア内で同一の位相距離があり、各第１のレベルの結合手段からの出力が新しいパルス列である、複数の結合手段（Ａ、Ｂ、Ｃ、Ｄ；Ａ’、Ｂ’、Ｃ’、Ｄ’；Ａ”、Ｂ”、Ｃ”、Ｄ”）を更に備え、
   前記第１のレベルからの前記パルス列を１つの単一のパルス列に結合するための第２のレベルにある結合手段（Ｅ、Ｅ’、Ｅ”）を更に備え、
   前記第１のレベルにある結合手段は、前記第１のレベルにある結合手段の出力パルス列中のパルスが、前記結合されるアクセスされた信号ペア中の第１の信号の立上り側腹部に常に一致する立上り側腹部と、前記ペア中の第２の信号の立下り側腹部に常に一致する立下り側腹部とを有するように結合することを特徴とする周波数逓倍回路。
2. 前記結合されるペア内の前記位相距離が、Ｎを所望の逓倍率、Ｎを１より大きい任意の数字として、式（３６０／［２×Ｎ］）＋１８０により計算されることを特徴とする請求項１に記載の周波数逓倍回路。
3. 前記第１のレベルにある結合手段のうちの１つ又はいくつかの入力に接続されたスイッチング手段を更に備え、
   前記スイッチング手段を使用して、前記結合手段への入力が切り替えられて、Ｎを前記所望の逓倍率、Ｎを１より大きい任意の数字として、前記式（３６０／［２×Ｎ］）＋１８０に従った、前記結合された信号ペア内の別の位相距離を前記結合手段に与えることを特徴とする請求項２に記載の周波数逓倍回路。
4. 前記スイッチが使用されて、前記第１のレベルの結合手段の１つ又は複数への入力信号を切断することを特徴とする請求項３に記載の周波数逓倍回路。
5. 前記第１のレベルにある結合手段がＡＮＤ機能をもつ論理回路を含むことを特徴とする請求項１乃至４のいずれかに記載の周波数逓倍回路。
6. 前記第２のレベルにある結合手段がＯＲ機能をもつ論理回路を含むことを特徴とする請求項１乃至５のいずれかに記載の周波数逓倍回路。
7. 前記入力信号の２周期の間に前記第１のレベルにある結合手段から多重のパルスが生じるのを避けるために、前記第１のレベルの結合手段の出力と前記第２のレベルの結合手段の入力との間にフリップ・フロップを更に含むことを特徴とする請求項１乃至６のいずれかに記載の周波数逓倍回路。
8. パルス列形式の信号のパルス周波数を逓倍する方法であって、
   ポイント間に所定の位相差をもつ複数のポイントで前記信号にアクセスする工程と、
   すべての結合されるペア内に同一の位相距離があるようにアクセスされた前記ポイントからのペアの信号を、第１のレベルで結合する工程であって、各第１のレベルの結合からの出力が新しいパルス列になる、工程（Ａ、Ｂ、Ｃ、Ｄ；Ａ’、Ｂ’、Ｃ’、Ｄ’；Ａ”、Ｂ”、Ｃ”、Ｄ”）とを含み、
   前記第１のレベルからのパルス列を１つの単一のパルス列に第２のレベルで結合する工程（Ｅ、Ｅ’、Ｅ”）を更に含み、
   前記第１のレベルで結合する工程では、前記第１のレベルの出力パルス列中のパルスが、前記結合されるアクセスされた信号ペア中の第１の信号の立上り側腹部に常に一致する立上り側腹部と、前記ペア中の第２の信号の立下り側腹部に常に一致する立下り側腹部とを有するように結合されることを特徴とする方法。
9. 前記結合されるペア内の前記位相距離が、Ｎを所望の逓倍率、Ｎを１より大きい任意の数字として、式（３６０／［２×Ｎ］）＋１８０により計算されることを特徴とする請求項８に記載の方法。
10. 前記第１のレベルにある結合の１つ又はいくつかで使用される信号の間の前記位相距離を、Ｎを前記所望の逓倍率、Ｎを１より大きい任意の数字として、前記式（３６０／［２×Ｎ］）＋１８０に依然として従う、前記結合される信号ペア内の前記位相距離と交替させる能力を更に含むことを特徴とする請求項９に記載の方法。
11. 前記交替によって、前記第１のレベルの結合手段のうちの１つ又は複数への入力信号のうちの少なくとも１つを切断することも可能であることを特徴とする請求項１０に記載の方法。
12. 前記第１のレベルで結合する工程がＡＮＤ機能をもつ論理演算を含むことを特徴とする請求項８乃至１１のいずれかに記載の方法。
13. 前記第２のレベルで結合する工程がＯＲ機能をもつ論理演算を含むことを特徴とする請求項８乃至１２のいずれかに記載の方法。
14. 前記入力信号の２周期の間に前記第１のレベルにある結合手段から生じる多重のパルスを有するのを避けるために、前記第１のレベルの結合手段の出力と前記第２のレベルの結合手段の入力との間にフリップ・フロップの使用を更に含むことを特徴とする請求項８乃至１３のいずれかに記載の方法。

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