TWI786532B - 除頻器電路 - Google Patents

Abstract

本發明揭露了一種除頻器電路，用來處理複數個輸入時脈。除頻器電路包含一除頻電路以及一重定時電路。除頻電路根據該些輸入時脈之一第一子群組產生一中間時脈。重定時電路根據該些輸入時脈之一第二子群組及該中間時脈產生複數個輸出時脈。該些輸入時脈的週期皆為一第一週期，該些輸出時脈的週期皆為一第二週期，該第一週期小於該第二週期。該除頻電路及該重定時電路根據一模式控制訊號操作，該模式控制訊號決定該第一週期與該第二週期之一比值。

Description

除頻器電路

本發明是關於除頻器電路，尤其是關於多相位雙模除頻器電路。

隨著資訊技術的進步，高密度計算、密集影像處理、海量資料傳輸等應用，對輸入/輸出埠的頻寬要求越來越高。多相位時脈的處理也愈加重要和複雜，尤其面對吉赫(Giga Hertz,GHz)量級的高速訊號時，平行傳輸的時脈歪斜(clock skew)等問題日益突出。這就要求除頻器電路對多路不同相位的訊號進行處理時，必須保持相同的輸入輸出時間延遲，以獲得理想的相位關係。

同時，常用的除頻器電路多採用D型正反器(D-Flip Flop,DFF)單元搭建。DFF正反器在工作過程中，需要滿足訊號建立時間(setup time)和保持時間(hold time)的要求。建立時間就是時脈的作用緣(active edge)(可以是上升緣及/或下降緣)到來之前，正反器接收的輸入資料必須保持穩定不變的最小時間間隔；而保持時間是時脈的作用緣到來之後，正反器接收的輸入資料還應該保持穩定不變的最小時間間隔。一般情況下，DFF的工作速度受限於 建立時間。而在製程和DFF建立時間一定的情況下，需要合理地優化設計除頻器電路結構，才能獲得更高的訊號處理速度。

本發明之一目的在於提供一種除頻器電路，以改善先前技術的不足。

本發明之一實施例提供一種除頻器電路，用來處理N個輸入時脈以產生N個輸出時脈。除頻器電路包含一除頻電路以及一重定時電路。除頻電路根據該N個輸入時脈之一第一子群組產生一中間時脈。重定時電路根據該N個輸入時脈之一第二子群組及該中間時脈產生N-1個輸出時脈。該N個輸入時脈的週期皆為一第一週期，該N個輸出時脈的週期皆為一第二週期，該第一週期小於該第二週期，除頻電路及重定時電路根據一模式控制訊號操作，模式控制訊號決定該第一週期與該第二週期之一比值。

本發明之另一實施例提供一種除頻器電路，包含一除頻電路以及一重定時電路。除頻電路根據輸入時脈之一第一子群組產生一第一中間時脈。重定時電路根據輸入時脈之一第二子群組及該第一中間時脈產生複數個輸出時脈。該些輸入時脈的週期皆為一第一週期，該些輸出時脈的週期皆為一第二週期，該第一週期小於該第二週期，除頻電路及重定時電路根據一模式控制訊號操作，該模式控制訊號決定該第一週期與該第二週期之一比值。重定時電路包含複數個重定時電路單元，該些重定時電路單元包含一第一重定時電路單元及一第二重定時電路單元，第一重定時電路單元根據第二子群組中之一第一輸入時脈產生一第二中間時脈，第二重定時電路單元根據第二中間時脈及第二 子群組中之一第二輸入時脈產生該些輸出時脈中之一第一輸出時脈。其中，第二輸入時脈的相位領先第一輸入時脈的相位及第一輸出時脈的相位。

相較於傳統技術，本發明之雙模除頻器電路具有較長的建立時間，因此能夠獲得更高的訊號處理速度。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

10,20:雙模除頻器電路

100,300,522:除頻電路

200,400,524:重定時電路

DIV_OPT:模式控制訊號

CLK_IN<N-1：0>:輸入時脈群組

CLK_OUT<N-1：0>:輸出時脈群組

CLK_IN_G1:第一輸入時脈子群組

CLK_IN_G2:第二輸入時脈子群組

CLK_IN<N-1>,CLK_IN<0>,CLK_D1,CLK_D2,CLK_IN<N-2>,CLK_IN<K>,CLK_IN<K-1>,CLK_IN<1>,CLK_IN<P>,CLK_IN<Q>,CLK_D3,CLK_D4:輸入時脈

CLK_OUT<N-1>,CLK_O1,CLK_OUT<N-2>,CLK_O2,CLK_OUT<K>,CLK_OUT<K-1>,CLK_OUT,CLK_O3,CLK_O4:輸出時脈

CLK_NT<N-1>,CLK_NT<N-2>,CLK_NT<0>,CLK_NT<K>,D_IN,CLK_NT<K+1>,CLK_NT<K>,CLK_NT<K-1>,CLK_DIV_NT:中間時脈

CLK_OUT<N-2：0>:輸出時脈子群組

Tin:第一週期

Tout:第二週期

210,210_0,210_K,210_N-2,210_K-1,410:重定時電路單元

212,216,102,106,412,418,308:多工器

214,218,104,108,414,419,302,304,309,416:D型正反器

CLK_REF1,CLK_REF2,CLK_REF3,CLKref:參考時脈

SIG_O1,SIG_O2,SIG_O3,SIG_O4,SIG_O6,SIG_O7:中間訊號

SIG_O1':SIG_O1的反相訊號

SIG_O1_TAR,SIG_O5,SIG_O8:目標中間訊號

SIG_REF:參考訊號

Tphase:相位差

Tc2q:相位差

Tsetup:時間區間

416:D型正反器

306:邏輯電路

SIG_L:邏輯訊號

520:除頻器電路

510:鎖相迴路(PLL)

530:時脈相位選擇器

CLK_OUT<M>,CK:時脈訊號

540:DDR I/O電路

550:校正電路

PH_SEL:相位選擇訊號

WCK:資料時脈訊號

Q:資料訊號

圖1為本發明除頻器電路之一實施例的功能方塊圖；圖2為圖1之雙模除頻器電路10之一實施例的功能方塊圖；圖3顯示重定時電路單元210之一實施例的功能方塊圖；圖4顯示除頻電路100之一實施例的功能方塊圖；圖5顯示N個輸入時脈及N個輸出時脈的時序圖；圖6為輸入時脈CLK_IN<K>、輸入時脈CLK_IN<K-1>與中間時脈CLK_NT<K>的關係圖；圖7顯示N個輸入時脈及N個輸出時脈的時序圖；圖8為本發明除頻器電路之一實施例的功能方塊圖；圖9顯示重定時電路單元410之一實施例的功能方塊圖；圖10顯示除頻電路300之一實施例的功能方塊圖；圖11為將本發明除頻器電路應用於雙倍資料率隨機存取記憶體控制電路的示意圖； 圖12為DDR I/O電路540操作時序示意圖；以及圖13為校正電路確認時脈相位示意圖。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

由於本發明之除頻器電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。

本技術領域具有通常知識者可以了解，符號「S<X>」代表複數個已編號的訊號S中的第X個。在本說明書中若沒有特別註明，則複數個訊號S由0開始編號，即S<0>、S<1>、S<2>、...。符號「S<Y：X>」(Y>X)代表Y-X+1個訊號S，由S<Y>、S<Y-1>、...、S<X+1>、S<X>組成。「S<Y：X：Z>」包含由訊號S<Y>以差值Z遞減至S<X>之複數個訊號(即，包含S<Y>、S<Y-Z>、S<Y-2Z>、...、S<X+Z>、S<X>)，而「S<Y：X：1>」等效於「S<Y：X>」。另外，本技術領域具有通常知識者可以了解，「根據訊號S操作」的範圍涵蓋了「根據訊號S的反相訊號操作」。

圖1為本發明除頻器電路之一實施例的功能方塊圖。雙模除頻器電路10包含除頻電路100及重定時(retiming)電路200。雙模除頻器電路10根據模式控制訊號DIV_OPT處理輸入時脈群組CLK_IN<N-1：0>(N=2n，n為正整數)來產生輸出時脈群組CLK_OUT<N-1：0>。輸入時脈群組 CLK_IN<N-1：0>包含第一輸入時脈子群組CLK_IN_G1及第二輸入時脈子群組CLK_IN_G2。第一輸入時脈子群組CLK_IN_G1及第二輸入時脈子群組CLK_IN_G2各包含至少一個輸入時脈CLK_IN<Y>(0

Y

N-1)。

除頻電路100根據模式控制訊號DIV_OPT、及第一輸入時脈子群組CLK_IN_G1產生輸出時脈CLK_OUT<N-1>及中間時脈CLK_NT<N-1>。重定時電路200耦接除頻電路100，用來根據模式控制訊號DIV_OPT、第二輸入時脈子群組CLK_IN_G2及中間時脈CLK_NT<N-1>產生輸出時脈子群組CLK_OUT<N-2：0>。輸出時脈CLK_OUT<N-1>及輸出時脈子群組CLK_OUT<N-2：0>構成輸出時脈群組CLK_OUT<N-1：0>。

輸入時脈群組CLK_IN<N-1：0>的N個時脈皆為第一週期Tin，而輸出時脈群組CLK_OUT<N-1：0>的N個時脈皆為第二週期Tout，其中第一週期Tin小於第二週期Tout，且第一週期Tin與第二週期Tout的比值由模式控制訊號DIV_OPT決定(即，雙模除頻器電路10的除數由模式控制訊號DIV_OPT決定)。更明確地說，當模式控制訊號DIV_OPT為第一邏輯值時，Tout/Tin等於第一除數D1，而當模式控制訊號DIV_OPT為第二邏輯值時，Tout/Tin等於第二除數D2。第一邏輯值不等於第二邏輯值。

圖2為圖1之雙模除頻器電路10之一實施例的功能方塊圖。重定時電路200包含N-1個依序連接之重定時電路單元210(即，210_0、210_1、...、210_K-1、210_K、...或210_N-2，K為整數，且1

K

N-2)。在一些實施例中，第一輸入時脈子群組CLK_IN_G1包含輸入時脈CLK_IN<N-1>及輸入時脈CLK_IN<0>，且第二輸入時脈子群組CLK_IN_G2包含輸入時脈CLK_IN<N-2>、CLK_IN<N-3>、...、CLK_IN<K>、CLK_IN<K-1>、...、 CLK_IN<0>、CLK_IN<P>及CLK_IN<Q>。

每一個重定時電路單元210產生一個中間時脈，舉例來說，重定時電路單元210_0產生中間時脈CLK_NT<0>、重定時電路單元210_K產生中間時脈CLK_NT<K>。在該些重定時電路單元210中，重定時電路單元210_N-2接收除頻電路100所產生的中間時脈CLK_NT<N-1>，其他的重定時電路單元210_0~210_N-3接收前一級之重定時電路單元所產生的中間時脈，即，重定時電路單元210_K-1接收重定時電路單元210_K所產生的中間時脈CLK_NT<K>。輸出時脈CLK_OUT<Y>及中間時脈CLK_NT<Y>互為對方的反相訊號。

圖3顯示重定時電路單元210之一實施例的功能方塊圖。圖3之重定時電路單元210可以用來實作重定時電路單元210_0、210_1、...、210_K-1、210_K、...及210_N-2的任一者。重定時電路單元210包含多工器212、D型正反器214、多工器216及D型正反器218。多工器212接收輸入時脈CLK_D1及輸入時脈CLK_D2，並且根據模式控制訊號DIV_OPT選擇輸入時脈CLK_D1或輸入時脈CLK_D2作為參考時脈CLK_REF1。D型正反器214利用參考時脈CLK_REF1取樣中間時脈D_IN，以產生中間訊號SIG_O1。多工器216用來接收中間訊號SIG_O1及SIG_O1的反相訊號SIG_O1'，並且根據模式控制訊號DIV_OPT選擇中間訊號SIG_O1或SIG_O1的反相訊號SIG_O1'作為目標中間訊號SIG_O1_TAR。D型正反器218利用參考時脈CLK_REF1取樣目標中間訊號SIG_O1_TAR，以產生輸出時脈CLK_O1及輸出時脈CLK_O2。輸出時脈CLK_O1及輸出時脈CLK_O2互為對方的反相訊號。

對重定時電路單元210_N-2而言，輸入時脈CLK_D1及輸入時 脈CLK_D2皆為輸入時脈CLK_IN<N-2>，中間時脈D_IN是中間時脈CLK_NT<N-1>，輸出時脈CLK_O1是輸出時脈CLK_OUT<N-2>，以及輸出時脈CLK_O2是中間時脈CLK_NT<N-2>。

對重定時電路單元210_K-1而言，輸入時脈CLK_D1是輸入時脈CLK_IN<K-1>，輸入時脈CLK_D2是輸入時脈CLK_IN<Q>，中間時脈D_IN是中間時脈CLK_NT<K>，輸出時脈CLK_O1是輸出時脈CLK_OUT<K-1>，輸出時脈CLK_O2是中間時脈CLK_NT<K-1>。

在一些實施例中，當第一除數D1=2且第二除數D2=4時，重定時電路單元210_N-2、210_N-3、...、210_1及210_0的輸入時脈CLK_D1分別為輸入時脈CLK_IN<N-2>、CLK_IN<N-3>、...、CLK_IN<1>及CLK_IN<0>，而重定時電路單元210_N-2、210_N-3、...、210_(N-2)/2、210_(N-2)/2-1、210_(N-2)/2-2、...、210_1及210_0的輸入時脈CLK_D2分別為輸入時脈CLK_IN<N-2>、CLK_IN<N-4>、...、CLK_IN<0>、CLK_IN<N-2>、CLK_IN<N-4>、...、CLK_IN<4>及CLK_IN<2>。換言之，重定時電路200的複數個輸入時脈CLK_D1可以表示為「CLK_IN<N-2：0：1>」，而重定時電路200的複數個輸入時脈CLK_D2可以表示為「CLK_IN<N-2：0：2,N-2：2：2>」。因此，輸入時脈CLK_IN<P>與輸入時脈CLK_IN<Q>可以表示如下。

圖4顯示除頻電路100之一實施例的功能方塊圖。除頻電路100 包含多工器102、D型正反器104、多工器106以及D型正反器108。多工器102接收輸入時脈CLK_IN<0>及輸入時脈CLK_IN<N-1>，並且根據模式控制訊號DIV_OPT選擇輸入時脈CLK_IN<0>或輸入時脈CLK_IN<N-1>作為參考時脈CLK_REF2。多工器106接收中間訊號SIG_O2及中間時脈CLK_NT<N-1>，並且根據模式控制訊號DIV_OPT選擇中間訊號SIG_O2或中間時脈CLK_NT<N-1>作為參考訊號SIG_REF。D型正反器104利用參考時脈CLK_REF2取樣參考訊號SIG_REF，以產生中間訊號SIG_O2及其反相訊號。D型正反器108利用參考時脈CLK_REF2取樣中間訊號SIG_O2的反相訊號，以產生輸出時脈CLK_OUT<N-1>及中間時脈CLK_NT<N-1>。

圖5顯示N個輸入時脈CLK_IN及N個輸出時脈CLK_OUT的時序圖。圖5以N=14為例，但僅用於示例，非用以限制本發明。圖5對應到模式控制訊號DIV_OPT為邏輯值0，且第一除數D1=2。如圖3所示，當模式控制訊號DIV_OPT為邏輯值0時，參考時脈CLK_REF1即輸入時脈CLK_D1。對圖2之重定時電路單元210_K-1而言，其以輸入時脈CLK_IN<K-1>取樣中間時脈CLK_NT<K>(即，輸出時脈CLK_OUT<K>的反相訊號)。請參閱圖6，圖6為輸入時脈CLK_IN<K>、輸入時脈CLK_IN<K-1>與中間時脈CLK_NT<K>的關係圖。輸入時脈CLK_IN<K-1>領先輸入時脈CLK_IN<K>達相位差Tphase(Tphase=Tin/N<Tin/2)，且輸入時脈CLK_IN<K>領先中間時脈CLK_NT<K>達相位差Tc2q(即，重定時電路單元210的內部元件所造成的延遲約為Tc2q)。因為Tphase+Tc2q<Tin/2，所以輸入時脈CLK_IN<K-1>領先中間時脈CLK_NT<K>達Tphase+Tc2q的相位差；換句話說，重定時電路單元210以相位超前的時脈(即，輸入時脈CLK_IN<K-1>)取樣相位落後的時脈 (即，中間時脈CLK_NT<K>)。如圖6所示，從中間時脈CLK_NT<K>變換準位到被輸入時脈CLK_IN<K-1>取樣所經過的時間區間Tsetup大於Tin/2，換句話說，雙模除頻器電路10具有相當長的建立時間(即，時間區間Tsetup)。做為比較，習知的除頻器電路並非以相位超前的時脈取樣相位落後的時脈，所以其建立時間小於Tin/2。

圖7顯示N個輸入時脈CLK_IN及N個輸出時脈CLK_OUT的時序圖。圖7以N=14為例，但僅用於示例，非用以限制本發明。圖7對應到模式控制訊號DIV_OPT為邏輯值1，且第二除數D2=4。如圖3所示，當模式控制訊號DIV_OPT為邏輯值1時，參考時脈CLK_REF1即輸入時脈CLK_D2。對圖2之重定時電路單元210_K-1而言，其以輸入時脈CLK_IN<Q>取樣中間時脈CLK_NT<K>。同理，本技術領域具有通常知識者可以從圖6及其描述得知輸入時脈CLK_IN<Q>領先中間時脈CLK_NT<K>。

如圖5及圖7所示，N個輸入時脈CLK_IN<N-1：0>之間的最大相位差(即CLK_IN<N-1>與CLK_IN<0>之相位差)大於Tin/2(即，大於180度)，且N個輸入時脈CLK_IN<N-1：0>等分一整個第一週期Tin(即，360度的相位)，而N個輸出時脈CLK_OUT<N-1：0>之間的最大相位差(即CLK_OUT<N-1>與CLK_OUT<0>之相位差)小於Tout/2(即，小於180度)，且N個輸出時脈CLK_OUT<N-1：0>等分半個第二週期Tout(即，180度的相位)。

如圖3及圖4所示，每個重定時電路單元210及除頻電路100均是由兩個D型正反器及兩個多工器組成，區別僅是連接關係不同，這樣的設計可大幅降低不同相位的時脈訊號在傳輸路徑延遲的差異，從而確保最終兩兩相 鄰的輸出時脈具有相同的相位差。

圖8為本發明除頻器電路之一實施例的功能方塊圖。雙模除頻器電路20包含除頻電路300及重定時電路400。雙模除頻器電路20根據模式控制訊號DIV_OPT處理輸入時脈群組CLK_IN<N-1：0>來產生輸出時脈群組CLK_OUT<N-1：0>。

輸入時脈群組CLK_IN<N-1：0>的N個時脈的週期皆為第一週期Tin，而輸出時脈群組CLK_OUT<N-1：0>的N個時脈的週期皆為第二週期Tout，其中第一週期Tin小於第二週期Tout，且第一週期Tin與第二週期Tout的比值由模式控制訊號DIV_OPT決定(即，雙模除頻器電路20的除數由模式控制訊號DIV_OPT決定)。與圖1之實施例相似，圖8之N個輸入時脈CLK_IN等分第一週期Tin的一整個週期(即，360度的相位)，而N個輸出時脈CLK_OUT等分第二週期Tout的半個週期(即，180度的相位)。

除頻電路300根據模式控制訊號DIV_OPT、及輸入時脈CLK_IN<0>產生中間時脈CLK_DIV_NT。中間時脈CLK_DIV_NT的週期是第二週期Tout。重定時電路400根據模式控制訊號DIV_OPT、輸入時脈群組CLK_IN<N-1：0>及中間時脈CLK_DIV_NT產生輸出時脈群組CLK_OUT<N-1：0>。

重定時電路400包含N個依序連接之重定時電路單元410，本技術領域具有通常知識者可以基於圖2、圖8及以下的說明得知重定時電路400的詳細電路。

圖9顯示重定時電路單元410之一實施例的功能方塊圖。重定時電路單元410包含多工器412、D型正反器414、D型正反器416、多工器418 及D型正反器419。多工器412接收輸入時脈CLK_D3及輸入時脈CLK_D4，並且根據模式控制訊號DIV_OPT選擇輸入時脈CLK_D3或輸入時脈CLK_D4作為參考時脈CLK_REF3。D型正反器414利用參考時脈CLK_REF3取樣中間時脈D_IN，以產生中間訊號SIG_O3。D型正反器416利用參考時脈CLK_REF3取樣中間訊號SIG_O3，以產生中間訊號SIG_O4。多工器418接收中間訊號SIG_O3及中間訊號SIG_O4，並且根據模式控制訊號DIV_OPT選擇中間訊號SIG_O3或中間訊號SIG_O4作為目標中間訊號SIG_O5。D型正反器419利用參考時脈CLK_REF3取樣目標中間訊號SIG_O5，以產生輸出時脈CLK_O3及輸出時脈CLK_O4。輸出時脈CLK_O3為輸出時脈群組CLK_OUT<N-1：0>的其中之一，輸出時脈CLK_O4可以作為下一級之中間時脈D_IN。輸出時脈CLK_O3及輸出時脈CLK_O4互為對方的反相訊號。

對重定時電路單元410_N-1(重定時電路單元410_N-1電連接除頻電路300)而言，中間時脈D_IN為中間時脈CLK_DIV_NT，而對重定時電路單元410_J-1而言(1

J

N-1)，中間時脈D_IN為重定時電路單元410_J的輸出時脈CLK_O4。

在一些實施例中，N為2的倍數且N-1為3的倍數，此時重定時電路400的複數個輸入時脈CLK_D3可以表示為「CLK_IN<N-2：0：2,N-2：0：2>」(對應於第一除數D1=4)，而重定時電路400的複數個輸入時脈CLK_D4可以表示為「CLK_IN<N-3：1：3,N-2：2：3,N-1：0：3>」(對應於第二除數D2=6)。

圖10顯示除頻電路300之一實施例的功能方塊圖。除頻電路300包含D型正反器302、D型正反器304、邏輯電路306、多工器308以及D 型正反器309。D型正反器302利用輸入時脈CLK_IN<0>取樣目標中間訊號SIG_O8，以產生中間訊號SIG_O6。D型正反器304利用輸入時脈CLK_IN<0>取樣中間訊號SIG_O6，以產生中間訊號SIG_O7。邏輯電路306根據中間訊號SIG_O6及中間訊號SIG_O7產生邏輯訊號SIG_L。邏輯訊號SIG_L等效於中間訊號SIG_O6及中間訊號SIG_O7的交集的反相。本技術領域具有通常知識者可以根據邏輯訊號SIG_L、中間訊號SIG_O6及中間訊號SIG_O7的關係設計邏輯電路306。在一些實施例中，邏輯電路306可以用反及閘(NAND gate)實作。多工器308根據模式控制訊號DIV_OPT選擇中間訊號SIG_O6之反相訊號或邏輯訊號SIG_L作為目標中間訊號SIG_O8。D型正反器309利用中間訊號SIG_O7取樣中間時脈CLK_DIV_NT之反相訊號以產生中間時脈CLK_DIV_NT。

綜上所述，本發明之重定時電路單元210及410的設計原理可以歸納如下。假設雙模除頻器電路10或20根據N個週期相同(第一週期Tin)的輸入時脈CLK_IN<N-1：0>(N個輸入時脈平分第一週期Tin)產生N個週期相同(第二週期Tout=D．Tin，其中，D為前述之第一除數D1或第二除數D2，D=2d，d為正整數)的輸出時脈CLK_OUT<N-1：0>(N個輸出時脈平分第二週期Tout的一半)，則輸入時脈CLK_IN<N-1：0>的相鄰時脈相位差△Tph_in及輸出時脈CLK_OUT<N-1：0>的相鄰時脈相位差△Tph_out可以分別以方程式(3)及(4)表示。

相鄰的重定時電路單元210(或410)間的總訊號傳遞時間延遲 要求滿足：△Tdelay=△Tph_out+D．Tin．r(r=0,1,2...等自然數) (5)

訊號經過DFF透過輸入時脈CLK_IN取樣一次，對應的傳遞延遲為一個第一週期Tin；前後兩個取樣時脈CLK_IN<i>與CLK_IN<i-x>的相位差(x為時脈間隔)計入傳遞延遲為x．△Tph_in；分頻訊號一次反相操作，等效的訊號傳遞延遲為Tout/2(即，D．Tin/2)。兩個相鄰的重定時電路單元210(或410)間的總訊號傳遞延遲為：

本發明揭示的雙模除頻器電路10及20是綜合考慮電路功耗、面積、可實現性等因素，設計不同的x、y、z值，使根據方程式(6)得到的總訊號傳遞時間延遲，滿足方程式(5)的要求。

舉例來說，當D=2時(請參考圖1~圖6，當第一除數D1=2且模式控制訊號DIV_OPT=0)，取x=1、y=2、z=2可以滿足方程式(5)的要求(如下式所示)。

另舉例來說，當D=4時(請參考圖1~圖4及圖7，當第二除數D2=4且模式控制訊號DIV_OPT=1)，取x=2、y=2、z=1可以滿足方程式(5)的要求(如下式所示)。

另舉例來說，當D=4時(請參考圖8~圖10，當第一除數D1=4 且模式控制訊號DIV_OPT=0)，取x=2、y=2、z=1可以滿足方程式(5)的要求(如下式所示)。

另舉例來說，當D=6時(請參考圖8~圖10，當第二除數D2=6且模式控制訊號DIV_OPT=1)，取x=3、y=3、z=1可以滿足方程式(5)的要求(如下式所示)。

圖11為將本發明除頻器電路應用於雙倍資料率隨機存取記憶體(Double Data Rate Dynamic Random Access Memory,DDR DRAM)控制電路的示意圖。除頻器電路520可以是前述的雙模除頻器電路10(此時除頻電路522及重定時電路524分別為除頻電路100及重定時電路200)或雙模除頻器電路20(此時除頻電路522及重定時電路524分別為除頻電路300及重定時電路400)。以除頻器電路520為2/4除頻器電路為例(即，對應於圖1~4的實施例)，當鎖相迴路(Phase-locked loop,PLL)510的工作頻率為1066MHz~2133MHz(對應於DDR3之操作頻率)，則透過模式控制訊號DIV_OPT的設定，除頻器電路520可提供頻率為533MHz(對應於DDR2之操作頻率)的時脈訊號，因此可以實現向下相容DDR2。也就是說，實際應用上模式控制訊號DIV_OPT是根據記憶體控制電路所對應的DDR DRAM類型進行設定的，亦即根據系統所採用的DDR DRAM類型進行設定的。透過除頻器電路 520的設置，僅需單一個鎖相迴路510即可達到同時支援兩種以上不同的DDR DRAM類型。除頻器電路520所產生之輸出時脈群組CLK_OUT<N-1：0>經過時脈相位選擇器530的選擇後(根據相位選擇訊號PH_SEL進行選擇)產生時脈訊號CLK_OUT<M>(0

M

N-1)。DDR I/O(輸入/輸出)電路540以時脈訊號CLK_OUT<M>作為觸發時脈(Trigger Clock)傳送資料給DRAM(圖未示)，並且從DRAM接收對應該資料的回傳資料。校正電路550根據DDR I/O電路540的輸出(例如，該回傳資料)產生相位選擇訊號PH_SEL來控制時脈相位選擇器530。

圖12為DDR I/O電路540操作時序示意圖。DDR I/O電路540傳輸資料訊號DQ時會伴隨時脈訊號CK(CKB為時脈訊號CK的反相訊號)或資料時脈訊號WCK(WCKB為資料時脈訊號WCK的反相訊號)，時脈訊號CK或資料時脈訊號WCK是用來取樣資料訊號DQ。實施上，時脈訊號CK(或資料時脈訊號WCK)與資料訊號DQ容易因為製程飄移等因素而存在相位不匹配的問題，導致無法正確取樣資料訊號DQ的內容。校正電路550是用來校正時脈訊號CK(或資料時脈訊號WCK)與資料訊號DQ間的相位偏差。校正電路550利用開機時一段訓練過程，藉由DDR I/O電路540傳送一已知的資料圖型(data pattern)出去，且接收回傳的資料，再藉由多個不同相位來對接收到的資料進行取樣，經比較各相位取樣結果與已知的資料來確定較佳的時脈訊號CLK_OUT<M>的相位，校正電路550並據以設定時脈相位選擇器530所選擇的相位。圖13為校正電路確認時脈相位示意圖，資料時脈訊號WCK(即，時脈訊號CLK_OUT<M>)的相位3~8對應到資料訊號DQ的眼睛部位(標示為「Eye」，即資料較明確的部分)，其中，又以相位4~7為較佳選 擇，因此校正電路550會以相位選擇訊號PH_SEL控制時脈相位選擇器530選擇對應於相位4~7之時脈訊號CLK_OUT<M>。

前揭實施例雖以模式(即，除數D1/D2)等於2/4(對應於雙模除頻器電路10)及4/6(對應於雙模除頻器電路20)為例，然此並非對本發明之限制，本技術領域人士可依本發明之揭露適當地將本發明應用於其它的頻率比(即，除數)之雙模除頻器電路。此外，前揭實施例雖以D型正反器為例實現本發明之除頻器電路，本技術領域人士可依本發明之揭露選用其它類型的正反器來實現本發明之除頻器電路。

相較於傳統技術，本發明之雙模除頻器電路具有較長的建立時間，因此能夠獲得更高的訊號處理速度。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

10:雙模除頻器電路

100:除頻電路

200:重定時電路

DIV_OPT:模式控制訊號

CLK_IN<N-1:0>:輸入時脈群組

CLK_OUT<N-1:0>:輸出時脈群組

CLK_IN_G1:第一輸入時脈子群組

CLK_IN_G2:第二輸入時脈子群組

CLK_OUT<N-1>:輸出時脈

CLK_OUT<N-2:0>:輸出時脈子群組

CLK_NT<N-1>:中間時脈

Claims (14)

1. 一種除頻器電路，用來處理複數個輸入時脈，包含：一除頻電路，根據該些輸入時脈之一第一子群組產生一中間時脈；以及一重定時電路，根據該些輸入時脈之一第二子群組及該中間時脈產生複數個輸出時脈；其中，該些輸入時脈的週期皆為一第一週期，該些輸出時脈的週期皆為一第二週期，該第一週期小於該第二週期，該除頻電路及該重定時電路根據一模式控制訊號操作，該模式控制訊號決定該第一週期與該第二週期之一比值；其中，當該模式控制訊號為一第一邏輯值時，該比值係為2；當該模式控制訊號為一第二邏輯值時，該比值係為4。
2. 如請求項1之除頻器電路，其中該些輸入時脈為N個，N為正整數，該重定時電路所產生的該些輸出時脈為N-1個，該中間時脈之一反相訊號為另一輸出時脈。
3. 如請求項1之除頻器電路，其中該第二子群組包含一輸入時脈，該重定時電路包含一重定時電路單元，該重定時電路單元包含：一第一多工器，接收該輸入時脈，並根據該模式控制訊號選擇該輸入時脈作為一參考時脈；一第一正反器，利用該參考時脈取樣該中間時脈，以產生一中間訊號；一第二多工器，根據該模式控制訊號自該中間訊號及該中間訊號之一反相訊號中選擇其中之一作為一目標中間訊號；以及 一第二正反器，利用該參考時脈取樣該目標中間訊號，以產生該些輸出時脈的其中之一。
4. 如請求項1之除頻器電路，其中該第二子群組包含一第一輸入時脈及一第二輸入時脈，該重定時電路包含依序連接之一第一重定時電路單元及一第二重定時電路單元，該第一重定時電路單元產生該些輸出時脈中的一第一輸出時脈，該第二重定時電路單元產生該些輸出時脈中的一第二輸出時脈，該第二重定時電路單元包含：一第一多工器，接收該第一輸入時脈及該第二輸入時脈，並根據該模式控制訊號選擇該第一輸入時脈及該第二輸入時脈的其中之一作為一參考時脈；一第一正反器，利用該參考時脈取樣該第一輸出時脈之一反相訊號，以產生一中間訊號；一第二多工器，根據該模式控制訊號自該中間訊號及該中間訊號之一反相訊號中選擇其中之一作為一目標中間訊號；以及一第二正反器，利用該參考時脈取樣該目標中間訊號，以產生該第二輸出時脈。
5. 如請求項1之除頻器電路，其中該第一子群組包含一第一輸入時脈及一第二輸入時脈，該除頻電路包含：一第一多工器，接收該第一輸入時脈及該第二輸入時脈，並根據該模式控制訊號選擇該第一輸入時脈及該第二輸入時脈的其中之一作為一參考時脈； 一第二多工器，接收一中間訊號及該中間時脈，並根據該模式控制訊號選擇該中間訊號及該中間時脈的其中之一作為一參考訊號；一第一正反器，利用該參考時脈取樣該參考訊號，以產生該中間訊號之一反相訊號；以及一第二正反器，利用該參考時脈取樣該中間訊號之該反相訊號，以產生該中間時脈。
6. 如請求項1之除頻器電路，其中該中間時脈係一第一中間時脈，該些輸出時脈之反相訊號係複數個第二中間時脈，該重定時電路包含一重定時電路單元，該重定時電路單元利用該第二子群組中之一目標輸入時脈取樣該些第二中間時脈中之一目標中間時脈，以產生該些輸出時脈的其中之一。
7. 如請求項1之除頻器電路，其中該中間時脈係一第一中間時脈，該些輸出時脈之反相訊號係複數個第二中間時脈，該重定時電路包含一第一重定時電路單元及一第二重定時電路單元，該第一重定時電路單元利用該第二子群組中之一第一目標輸入時脈取樣該些第二中間時脈中之一第一目標中間時脈，以產生該些第二中間時脈中之一第二目標中間時脈，該第二重定時電路單元利用該第二子群組中之一第二目標輸入時脈取樣該第二目標中間時脈，其中該第二目標輸入時脈領先該第一目標輸入時脈及該第二目標中間時脈。
8. 如請求項1之除頻器電路，其中該些輸入時脈為N個，該除頻器電路輸出N個輸出時脈，N為正整數，該N個輸入時脈等分360度的相位，且該N個輸出時脈等分180度的相位。
9. 如請求項1之除頻器電路，其中該些輸入時脈為N個，該除頻器電路輸出N個輸出時脈，N為正整數，該N個輸入時脈之間的最大相位差大於180度，且該N個輸出時脈之間的最大相位差小於180度。
10. 一種除頻器電路，用來處理複數個輸入時脈，包含：一除頻電路，根據該些輸入時脈之一第一子群組產生一第一中間時脈；以及一重定時電路，根據該些輸入時脈之一第二子群組及該第一中間時脈產生複數個輸出時脈；其中，該些輸入時脈的週期皆為一第一週期，該些輸出時脈的週期皆為一第二週期，該第一週期小於該第二週期，該除頻電路及該重定時電路根據一模式控制訊號操作，該模式控制訊號決定該第一週期與該第二週期之一比值；其中，該重定時電路包含複數個重定時電路單元，該些重定時電路單元包含一第一重定時電路單元及一第二重定時電路單元，該第一重定時電路單元根據該第二子群組中之一第一輸入時脈產生一第二中間時脈，該第二重定時電路單元根據該第二中間時脈及該第二子群組中之一第二輸入時脈產生該些輸出時脈中之一第一輸出時脈；其中，該第二輸入時脈的相位領先該第一輸入時脈的相位及該第一輸出時脈的相位。
11. 如請求項10之除頻器電路，其中該除頻電路由S個多工器及L個正反器組成，而該些重定時電路單元的每一者由K個多工器及Z個正反器組成；S等於K且L等於Z，而S、L、K、Z皆為正整數。
12. 如請求項10之除頻器電路，其中該些輸入時脈為N個，N為正整數，該第一週期為Tin；其中，該些重定時電路單元更包含一第三重定時電路單元，根據該第二重定時電路單元所產生之一第三中間時脈及該第二子群組中之一第三輸入時脈產生該些輸出時脈中之一第二輸出時脈；其中，當該模式控制訊號為一第一邏輯值時，該第一輸入時脈與該第二輸入時脈間的相位差為M倍的Tin/N，該第二輸入時脈與該第三輸入時脈間的相位差為M倍的Tin/N，M為大於1的正整數。
13. 如請求項10之除頻器電路，其中，該除頻器電路應用於一記憶體控制電路，該模式控制訊號是根據該記憶體控制電路所對應的一記憶體類型所決定。
14. 如請求項13之除頻器電路，其中，該記憶體控制電路包含：一時脈相位選擇器，接收該些輸出時脈，並根據一相位選擇訊號自該些輸出時脈中選擇輸出一目標輸出時脈；一輸入/輸出電路，根據該目標輸出時脈輸出一資料；以及一校正電路，根據該輸入/輸出電路所接收到對應該資料的回傳資料，產生該相位選擇訊號。

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