TWI627832B - 時脈除頻方法及其電路 - Google Patents

Abstract

一種時脈除頻方法，用以對輸入時脈訊號進行除頻操作，以提供輸出時脈訊號。時脈除頻方法包含：利用仲裁器根據輸入時脈訊號與溢位演算法來提供遮罩訊號；以及利用時脈閘控單元根據遮罩訊號來對輸入時脈訊號進行除頻操作，以產生輸出時脈訊號。

Description

時脈除頻方法及其電路

本揭露實施例是有關於一種時脈除頻方法及其電路，且特別是有關於一種利用數位的方式來實現的時脈除頻方法及其電路。

除頻電路可根據一參考頻率訊號來產生具有適當頻率之訊號，因此廣泛地被運用在許多的應用中。而在晶片中所使用的除頻電路，通常會利用類比電路的鎖相迴路(Phase Lock Loop，PLL)來實現，但鎖相迴路會佔去大比例的晶片面積，且由類比電路構成的鎖相迴路所產生的頻率訊號具有頻率破洞(Frequency Holes)、頻率偏移(Frequency Offsets)等缺點。有鑒於此，確實有必要加以改良之。

本揭露之目的在於提出一種時脈除頻方法及其電路，其利用數位的方式來實現晶片的積體電路中的除頻器，能達成任意比例且均勻分佈的降頻。

根據本揭露之上述目的，提出一種時脈除頻方法，用以對輸入時脈訊號進行除頻操作，以提供輸出時脈訊號。時脈除頻方法包含：利用仲裁器根據輸入時脈訊號與溢位演算法來提供遮罩訊號；以及利用時脈閘控單元根據遮罩訊號來對輸入時脈訊號進行除頻操作，以產生輸出時脈訊號。

在一些實施例中，上述輸出時脈訊號之頻率係輸入時脈訊號之頻率的M/N倍，其中M、N為正整數，且M小於N。

在一些實施例中，上述溢位演算法包含初始值為零之基礎值，溢位演算法為每經過輸入時脈訊號之一週期，則依序進行下述流程：提供累加值，其中累加值等於基礎值加上M；判斷累加值是否大於等於N；若判斷結果為否，則設定遮罩訊號為低電壓準位，且將基礎值更新為累加值；以及若判斷結果為是，則設定遮罩訊號為高電壓準位，且將基礎值更新為累加值減去N。

在一些實施例中，上述時脈閘控單元包含D型鎖存器與及閘，D型鎖存器包含資料輸入端、致能輸入端與資料輸出端，及閘包含第一輸入端、第二輸入端與輸出端。

在一些實施例中，上述資料輸入端係接收遮罩訊號，致能輸入端係反向接收輸入時脈訊號，資料輸出端係連接至第一輸入端，第二輸入端係接收輸入時脈訊號，輸出端係輸出輸出時脈訊號。

根據本揭露之上述目的，另提出一種時脈除頻 電路，用以對輸入時脈訊號進行除頻操作，以提供輸出時脈訊號。時脈除頻方法包含仲裁器與時脈閘控單元。仲裁器用以根據輸入時脈訊號與溢位演算法來提供遮罩訊號。時脈閘控單元用以根據遮罩訊號來對輸入時脈訊號進行除頻操作，以產生輸出時脈訊號。

在一些實施例中，上述輸出時脈訊號之頻率係輸入時脈訊號之頻率的M/N倍，其中M、N為正整數，且M小於N。

在一些實施例中，上述溢位演算法包含初始值為零之基礎值，溢位演算法為每經過輸入時脈訊號之一週期，則依序進行下述流程：提供累加值，其中累加值等於基礎值加上M；判斷累加值是否大於等於N；若判斷結果為否，則遮罩訊號為低電壓準位，且將基礎值更新為累加值；以及若判斷結果為是，則遮罩訊號為高電壓準位，且將基礎值更新為累加值減去N。

在一些實施例中，上述時脈閘控單元包含D型鎖存器與及閘，D型鎖存器包含資料輸入端、致能輸入端與資料輸出端，及閘包含第一輸入端、第二輸入端與輸出端。

在一些實施例中，上述資料輸入端係接收遮罩訊號，致能輸入端係反向接收輸入時脈訊號，資料輸出端係連接至第一輸入端，第二輸入端係接收輸入時脈訊號，輸出端係輸出輸出時脈訊號。

為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧時脈除頻電路

110‧‧‧仲裁器

120‧‧‧時脈閘控單元

122‧‧‧D型鎖存器

124‧‧‧及閘

500‧‧‧方法

510、520、S21~S24‧‧‧步驟

CLKIN‧‧‧輸入時脈訊號

CLKOUT‧‧‧輸出時脈訊號

D‧‧‧資料輸入端

E‧‧‧致能輸入端

IN1‧‧‧第一輸入端

IN2‧‧‧第二輸入端

MASK‧‧‧遮罩訊號

OUT‧‧‧輸出端

Q‧‧‧資料輸出端

從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。

[圖1]係繪示根據本揭露的一實施例之時脈除頻電路的系統方塊圖。

[圖2]係繪示根據本揭露的一實施例之溢位演算法於一週期中所進行的步驟之流程圖。

[圖3]係繪示根據本揭露的一應用例之溢位演算法的演算示意圖。

[圖4]係繪示根據本揭露的一實施例之時脈閘控單元的電路架構圖。

[圖5]係繪示根據本揭露的一實施例之時脈除頻方法的流程圖。

本揭露提供了許多不同的實施例或例子，用以實作此揭露的不同特徵。為了簡化本揭露，一些元件與佈局的具體例子會在以下說明。當然，這些僅僅是例子而不是用以限制本揭露。例如，若在後續說明中提到了第一特徵形成在第二特徵上面，這可包括第一特徵與第二特徵是直接接觸的實施例；這也可以包括第一特徵與第二特徵之間還形成其 他特徵的實施例，這使得第一特徵與第二特徵沒有直接接觸。此外，本揭露可能會在各種例子中重複圖示符號及/或文字。此重複是為了簡明與清晰的目的，但本身並不決定所討論的各種實施例及/或設置之間的關係。

再者，在空間上相對的用語，例如底下、下面、較低、上面、較高等，是用來容易地解釋在圖示中一個元件或特徵與另一個元件或特徵之間的關係。這些空間上相對的用語除了涵蓋在圖示中所繪的方向，也涵蓋了裝置在使用或操作上不同的方向。這些裝置也可被旋轉(例如旋轉90度或旋轉至其他方向)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。

圖1係繪示根據本揭露的一實施例之時脈除頻電路100的系統方塊圖。時脈除頻電路100用以對輸入時脈訊號CLKIN進行除頻操作以提供輸出時脈訊號CLKOUT。時脈除頻電路100包含仲裁器110與時脈閘控單元120。仲裁器110接收輸入時脈訊號CLKIN，且仲裁器110輸出遮罩訊號MASK。時脈閘控單元120分別接收輸入時脈訊號CLKIN與遮罩訊號MASK，且時脈閘控單元120輸出輸出時脈訊號CLKOUT。

在本揭露中，輸出時脈訊號CLKOUT的頻率相對於輸入時脈訊號CLKIN的頻率之降頻比例為M/N，其中M、N為正整數，且M小於N。

仲裁器110接收輸入時脈訊號CLKIN並根據溢位演算法來輸出遮罩訊號MASK，其中溢位演算法包含初始 值為零之基礎值，且溢位演算法係每經過輸入時脈訊號CLKIN之一個週期則進行一次如圖2所示之流程。請參照圖2，其係繪示根據本揭露的一實施例之溢位演算法於一週期中所進行的步驟之流程圖。首先，於步驟S21，提供一累加值，其中累加值=基礎值+M。接著，於步驟S22，判斷累加值是否大於等於N。若判斷結果為否，則進行步驟S23，設定遮罩訊號MASK為低電壓準位，且設定基礎值=累加值。若判斷結果為是，則進行步驟S24，設定遮罩訊號MASK為高電壓準位，且設定基礎值=累加值-N。以下透過一應用例來進一步說明如圖2所示的溢位演算法是如何進行演算的。

圖3係繪示根據本揭露的一應用例之溢位演算法的演算示意圖。在本應用例中，基礎值之初始值為0，M=7，N=10，每經過輸入時脈訊號CLKIN之一個週期，則累加值=基礎值+7，並接著進行以下判斷與設定：當累加值小於10時，設定遮罩訊號MASK為低電壓準位且設定基礎值=累加值；當累加值大於等於10時，設定遮罩訊號MASK為高電壓準位且設定基礎值=累加值-10。舉例來說，於輸入時脈訊號CLKIN的第一個週期：累加值為7，累加值小於10，故設定遮罩訊號MASK為低電壓準位且設定基礎值為7。舉例來說，於輸入時脈訊號CLKIN的第二個週期：累加值為14，累加值大於10，故設定遮罩訊號MASK為高電壓準位且設定基礎值為4；依此類推。在本應用例中，經由溢位演算法演算後所得之遮罩訊號MASK如圖3所示。

圖4係繪示根據本揭露的一實施例之時脈閘控 單元120的電路架構圖。時脈閘控單元120包含D型鎖存器122與及閘124。D型鎖存器122的資料輸入端D接收遮罩訊號MASK，D型鎖存器122的致能輸入端E反向地接收輸入時脈訊號CLKIN，D型鎖存器122的資料輸出端Q連接至及閘124的第一輸入端IN1，及閘124的第二輸入端IN2接收輸入時脈訊號CLKIN，及閘124的輸出端OUT輸出輸出時脈訊號CLKOUT。

時脈閘控單元120經由如圖4所示的電路組合可實現：當遮罩訊號MASK為高電壓準位時，輸出時脈訊號CLKOUT與輸入時脈訊號CLKIN同步；當遮罩訊號MASK為低電壓準位時，輸出時脈訊號CLKOUT維持低電壓準位。以另一方面來說，只有當輸入時脈訊號CLKIN與遮罩訊號MASK皆為高電壓準位時，輸出時脈訊號CLKOUT才為高電壓準位。具體來說，時脈閘控單元120可依據遮罩訊號MASK來決定輸出時脈訊號CLKOUT的頻率相對於輸入時脈訊號CLKIN的頻率之間的降頻比例。

請回到圖3，如前段所述，只有當輸入時脈訊號CLKIN與遮罩訊號MASK皆為高電壓準位時，輸出時脈訊號CLKOUT才為高電壓準位，因此在本應用例中，輸入時脈訊號CLKIN與遮罩訊號MASK經由時脈閘控單元120後所輸出之輸出時脈訊號CLKOUT如圖3所示。由圖3可知，輸出時脈訊號CLKOUT的頻率為輸入時脈訊號CLKIN的頻率之0.7倍。應注意的是，上述倍率即相當於M/N=7/10。

值得一提的是，M與N可為使用者自行選擇的 數值。意即，本揭露的時脈除頻電路100可達成任意比例的降頻。

值得一提的是，本揭露的溢位演算法不致於太過於複雜，意即，本揭露的時脈除頻電路100將不致於大幅提高整體電路的成本。

值得一提的是，經由溢位演算法使得遮罩訊號MASK成為分佈較為平均的訊號，因此經除頻後所得之輸出時脈訊號CLKOUT的分佈亦較為平均。意即，本揭露的時脈除頻電路100可達成較為均勻分佈的降頻。如此一來，將可減輕於其後端之先進先出(FIFO)裝置的負擔。

圖5係繪示根據本揭露的一實施例之時脈除頻方法500的流程圖。時脈除頻方法500以數位的方式來對晶片所提供之輸入時脈訊號進行除頻操作，以產生輸出時脈訊號。首先，於步驟510，仲裁器根據輸入時脈訊號與溢位演算法來提供遮罩訊號。接者，於步驟520，時脈閘控單元根據遮罩訊號來對輸入時脈訊號進行除頻操作，以產生輸出時脈訊號。

綜合上述，本揭露提出一種時脈除頻方法及其電路，相較於傳統上使用類比電路的鎖相迴路來實現除頻功能，本揭露之數位時脈除頻電路以數位的方式實現於晶片的積體電路中，可節省晶片面積的占用且避免傳統上使用鎖相迴路所產生的頻率訊號具有頻率破洞、頻率偏移等缺點。本揭露之時脈除頻方法及其電路配合溢位演算法而能達成任意比例且均勻分佈的降頻。

以上概述了數個實施例的特徵，因此熟習此技藝者可以更了解本揭露的態樣。熟習此技藝者應了解到，其可輕易地把本揭露當作基礎來設計或修改其他的製程與結構，藉此實現和在此所介紹的這些實施例相同的目標及/或達到相同的優點。熟習此技藝者也應可明白，這些等效的建構並未脫離本揭露的精神與範圍，並且他們可以在不脫離本揭露精神與範圍的前提下做各種的改變、替換與變動。

Claims (6)

1. 一種時脈除頻方法，用以對一輸入時脈訊號進行除頻操作，以提供一輸出時脈訊號，該時脈除頻方法包含：利用一仲裁器根據該輸入時脈訊號與一溢位演算法來提供一遮罩訊號；以及利用一時脈閘控單元根據該遮罩訊號來對該輸入時脈訊號進行除頻操作，以產生該輸出時脈訊號；其中該輸出時脈訊號之頻率係該輸入時脈訊號之頻率的M/N倍，其中M、N為正整數，且M小於N；其中該溢位演算法包含初始值為零之一基礎值，該溢位演算法為每經過該輸入時脈訊號之一週期，則依序進行下述流程：提供一累加值，其中該累加值等於該基礎值加上M；判斷該累加值是否大於等於N；若判斷結果為否，則設定該遮罩訊號為低電壓準位，且將該基礎值更新為該累加值；以及若判斷結果為是，則設定該遮罩訊號為高電壓準位，且將該基礎值更新為該累加值減去N。
2. 如申請專利範圍第1項所述之時脈除頻方法，其中該時脈閘控單元包含一D型鎖存器與一及閘，該D型鎖存器包含一資料輸入端、一致能輸入端與一資料輸 出端，該及閘包含一第一輸入端、一第二輸入端與一輸出端。
3. 如申請專利範圍第2項所述之時脈除頻方法，其中該資料輸入端係接收該遮罩訊號，該致能輸入端係反向接收該輸入時脈訊號，該資料輸出端係連接至該第一輸入端，該第二輸入端係接收該輸入時脈訊號，該輸出端係輸出該輸出時脈訊號。
4. 一種時脈除頻電路，用以對一輸入時脈訊號進行除頻操作，以提供一輸出時脈訊號，該時脈除頻電路包含：一仲裁器，用以根據該輸入時脈訊號與一溢位演算法來提供一遮罩訊號；以及一時脈閘控單元，用以根據該遮罩訊號來對該輸入時脈訊號進行除頻操作，以產生該輸出時脈訊號；其中該輸出時脈訊號之頻率係該輸入時脈訊號之頻率的M/N倍，其中M、N為正整數，且M小於N；其中該溢位演算法包含初始值為零之一基礎值，該溢位演算法為每經過該輸入時脈訊號之一週期，則依序進行下述流程：提供一累加值，其中該累加值等於該基礎值加上M；判斷該累加值是否大於等於N； 若判斷結果為否，則該遮罩訊號為低電壓準位，且將該基礎值更新為該累加值；以及若判斷結果為是，則該遮罩訊號為高電壓準位，且將該基礎值更新為該累加值減去N。
5. 如申請專利範圍第4項所述之時脈除頻電路，其中該時脈閘控單元包含一D型鎖存器與一及閘，該D型鎖存器具有一資料輸入端、一致能輸入端與一資料輸出端，該及閘具有一第一輸入端、一第二輸入端與一輸出端。
6. 如申請專利範圍第5項所述之時脈除頻電路，其中該資料輸入端係接收該遮罩訊號，該致能輸入端係反向接收該輸入時脈訊號，該資料輸出端係連接至該第一輸入端，該第二輸入端係接收該輸入時脈訊號，該輸出端係輸出該輸出時脈訊號。