JP2016019284A - 信号調整回路及び方法 - Google Patents
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Abstract
Description
(付記1)
第1クロック信号の反転の位相とマルチプレクサ信号の位相との比較に基づき比較信号を出力するよう構成される位相検出器回路と、
前記位相検出器回路へ結合され、前記比較信号を積分し、該比較信号の積分に基づき制御電圧を出力するよう構成される電荷ポンプ回路と、
前記電荷ポンプ回路へ結合され、前記第1クロック信号の分割されたバージョンである第2クロック信号を受信し、該第2クロック信号を前記制御電圧に基づき遅延させ、該遅延された第2クロック信号を出力するよう構成される遅延回路と、
前記遅延回路及び前記位相検出器回路へ結合され、前記遅延された第2クロック信号に基づき前記マルチプレクサ信号を出力するよう構成されるマルチプレクサ回路と
を有する回路。
(付記2)
前記遅延回路へ結合され、前記第1クロック信号を分割して前記第2クロック信号を生成する分割器回路を更に有する
付記1に記載の回路。
(付記3)
前記分割器回路は、前記第1クロック信号を2で割る、
付記2に記載の回路。
(付記4)
前記電荷ポンプ回路へ結合され、前記制御電圧のレベルに基づき前記電荷ポンプ回路を有効及び無効にするよう構成される初期化回路を更に有する
付記1に記載の回路。
(付記5)
前記初期化回路は、前記制御電圧を第1閾電圧及び第2閾電圧と比較するよう構成される比較回路を有し、
前記初期化回路は、前記制御電圧が前記第1閾電圧よりも小さいか又は前記第2閾電圧よりも大きいことに応答して、前記電荷ポンプ回路を無効にするよう構成される、
付記4に記載の回路。
(付記6)
前記初期化回路は、前記電荷ポンプ回路が無効にされることに応答して、該電荷ポンプ回路の供給電圧の略半分へと前記制御電圧を至らせるよう構成される、
付記5に記載の回路。
(付記7)
前記電荷ポンプ回路は、前記電荷ポンプ回路を有効又は無効にするよう構成される前記初期化回路によって制御される少なくとも2つのトランジスタを有する、
付記4に記載の回路。
(付記8)
前記遅延回路は、1又はそれ以上のバッファと、該1又はそれ以上のバッファのうちの1つのバッファの出力部へ結合される少なくとも1つの可変キャパシタンスとを有し、
前記少なくとも1つの可変キャパシタンスは、前記1又はそれ以上のバッファの遅延を調整するように前記制御電圧に基づき調整されるよう構成される、
付記1に記載の回路。
(付記9)
前記第1クロック信号は、差動第1クロック信号であり、
前記マルチプレクサ信号は、差動マルチプレクサ信号である、
付記1に記載の回路。
(付記10)
前記マルチプレクサ回路は第1マルチプレクサ回路であり、
当該回路は、
4入力2出力マルチプレクサであって、前記遅延された第2クロック信号に基づき第1及び第2の第2マルチプレクサ信号を出力するよう構成される第2マルチプレクサ回路と、
2入力1出力マルチプレクサであって、前記第2マルチプレクサ回路へ結合され、前記第1クロック信号に基づき、出力されるべき前記第1の又は前記第2の第2マルチプレクサ信号を選択するよう構成される第3マルチプレクサ回路と
を更に有する、
付記1に記載の回路。
(付記11)
前記第1マルチプレクサ回路は、前記第2マルチプレクサ回路のレプリカである、
付記10に記載の回路。
(付記12)
前記マルチプレクサ信号を生成するよう前記遅延された第2クロック信号に基づき選択される前記第1マルチプレクサ回路への第1及び第2の入力は、論理ロー電圧及び論理ハイ電圧である、
付記11に記載の回路。
(付記13)
第1クロック信号の反転の位相とマルチプレクサ信号の位相との比較に基づき比較信号を生成し、
制御電圧を生成するよう前記比較信号を積分し、
前記第1クロック信号の分割されたバージョンである第2クロック信号を前記制御電圧に基づき遅延させ、
前記遅延された第2クロック信号に基づき前記マルチプレクサ信号のために論理ハイ状態又は論理ロー状態を選択する
方法。
(付記14)
前記第2クロック信号を生成するよう前記第1クロック信号を分割する
付記13に記載の方法。
(付記15)
前記第1クロック信号は、2で割られる、
付記14に記載の方法。
(付記16)
前記制御電圧を第1閾電圧及び第2閾電圧と比較し、前記制御電圧は、該制御電圧が前記第1閾電圧よりも小さいか又は前記第2閾電圧よりも大きいことに応答して、前記比較信号に基づき生成される、
付記13に記載の方法。
(付記17)
前記制御電圧が前記第1閾電圧よりも小さいか又は前記第2閾電圧よりも大きいことに応答して、前記制御電圧を、供給電圧の略半分に設定する
付記16に記載の方法。
(付記18)
前記第2クロック信号を前記制御電圧に基づき遅延させることは、該第2クロック信号へ適用される遅延を調整するよう前記制御電圧を用いて可変キャパシタンスを調整することを含む、
付記13に記載の方法。
(付記19)
前記遅延された第2クロック信号を並直列変換回路における第1マルチプレクサ回路へ供給する
付記13に記載の方法。
(付記20)
前記マルチプレクサ信号のために前記論理ハイ状態又は前記論理ロー状態を選択することは、前記第1マルチプレクサ回路のレプリカである第2マルチプレクサ回路によって実行される、
付記19に記載の方法。
110,210 第1マルチプレクサ回路
120,220 第2マルチプレクサ回路
130,230 調整回路
240 分割器回路
250 位相検出器回路
254,400 電荷ポンプ回路
262,600 遅延回路
270,500 初期化回路
280 第3マルチプレクサ回路
700 方法
Claims (20)
- 第1クロック信号の反転の位相とマルチプレクサ信号の位相との比較に基づき比較信号を出力するよう構成される位相検出器回路と、
前記位相検出器回路へ結合され、前記比較信号を積分し、該比較信号の積分に基づき制御電圧を出力するよう構成される電荷ポンプ回路と、
前記電荷ポンプ回路へ結合され、前記第1クロック信号の分割されたバージョンである第2クロック信号を受信し、該第2クロック信号を前記制御電圧に基づき遅延させ、該遅延された第2クロック信号を出力するよう構成される遅延回路と、
前記遅延回路及び前記位相検出器回路へ結合され、前記遅延された第2クロック信号に基づき前記マルチプレクサ信号を出力するよう構成されるマルチプレクサ回路と
を有する回路。 - 前記遅延回路へ結合され、前記第1クロック信号を分割して前記第2クロック信号を生成する分割器回路を更に有する
請求項1に記載の回路。 - 前記分割器回路は、前記第1クロック信号を2で割る、
請求項2に記載の回路。 - 前記電荷ポンプ回路へ結合され、前記制御電圧のレベルに基づき前記電荷ポンプ回路を有効及び無効にするよう構成される初期化回路を更に有する
請求項1に記載の回路。 - 前記初期化回路は、前記制御電圧を第1閾電圧及び第2閾電圧と比較するよう構成される比較回路を有し、
前記初期化回路は、前記制御電圧が前記第1閾電圧よりも小さいか又は前記第2閾電圧よりも大きいことに応答して、前記電荷ポンプ回路を無効にするよう構成される、
請求項4に記載の回路。 - 前記初期化回路は、前記電荷ポンプ回路が無効にされることに応答して、該電荷ポンプ回路の供給電圧の略半分へと前記制御電圧を至らせるよう構成される、
請求項5に記載の回路。 - 前記電荷ポンプ回路は、前記電荷ポンプ回路を有効又は無効にするよう構成される前記初期化回路によって制御される少なくとも2つのトランジスタを有する、
請求項4に記載の回路。 - 前記遅延回路は、1又はそれ以上のバッファと、該1又はそれ以上のバッファのうちの1つのバッファの出力部へ結合される少なくとも1つの可変キャパシタンスとを有し、
前記少なくとも1つの可変キャパシタンスは、前記1又はそれ以上のバッファの遅延を調整するように前記制御電圧に基づき調整されるよう構成される、
請求項1に記載の回路。 - 前記第1クロック信号は、差動第1クロック信号であり、
前記マルチプレクサ信号は、差動マルチプレクサ信号である、
請求項1に記載の回路。 - 前記マルチプレクサ回路は第1マルチプレクサ回路であり、
当該回路は、
4入力2出力マルチプレクサであって、前記遅延された第2クロック信号に基づき第1及び第2の第2マルチプレクサ信号を出力するよう構成される第2マルチプレクサ回路と、
2入力1出力マルチプレクサであって、前記第2マルチプレクサ回路へ結合され、前記第1クロック信号に基づき、出力されるべき前記第1の又は前記第2の第2マルチプレクサ信号を選択するよう構成される第3マルチプレクサ回路と
を更に有する、
請求項1に記載の回路。 - 前記第1マルチプレクサ回路は、前記第2マルチプレクサ回路のレプリカである、
請求項10に記載の回路。 - 前記マルチプレクサ信号を生成するよう前記遅延された第2クロック信号に基づき選択される前記第1マルチプレクサ回路への第1及び第2の入力は、論理ロー電圧及び論理ハイ電圧である、
請求項11に記載の回路。 - 第1クロック信号の反転の位相とマルチプレクサ信号の位相との比較に基づき比較信号を生成し、
制御電圧を生成するよう前記比較信号を積分し、
前記第1クロック信号の分割されたバージョンである第2クロック信号を前記制御電圧に基づき遅延させ、
前記遅延された第2クロック信号に基づき前記マルチプレクサ信号のために論理ハイ状態又は論理ロー状態を選択する
方法。 - 前記第2クロック信号を生成するよう前記第1クロック信号を分割する
請求項13に記載の方法。 - 前記第1クロック信号は、2で割られる、
請求項14に記載の方法。 - 前記制御電圧を第1閾電圧及び第2閾電圧と比較し、前記制御電圧は、該制御電圧が前記第1閾電圧よりも小さいか又は前記第2閾電圧よりも大きいことに応答して、前記比較信号に基づき生成される、
請求項13に記載の方法。 - 前記制御電圧が前記第1閾電圧よりも小さいか又は前記第2閾電圧よりも大きいことに応答して、前記制御電圧を、供給電圧の略半分に設定する
請求項16に記載の方法。 - 前記第2クロック信号を前記制御電圧に基づき遅延させることは、該第2クロック信号へ適用される遅延を調整するよう前記制御電圧を用いて可変キャパシタンスを調整することを含む、
請求項13に記載の方法。 - 前記遅延された第2クロック信号を並直列変換回路における第1マルチプレクサ回路へ供給する
請求項13に記載の方法。 - 前記マルチプレクサ信号のために前記論理ハイ状態又は前記論理ロー状態を選択することは、前記第1マルチプレクサ回路のレプリカである第2マルチプレクサ回路によって実行される、
請求項19に記載の方法。
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Citations (5)
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---|---|---|---|---|
JPH06303209A (ja) * | 1993-04-14 | 1994-10-28 | Nec Corp | 多重化回路 |
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JP2013034087A (ja) * | 2011-08-02 | 2013-02-14 | Nec Engineering Ltd | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 |
JP2013150325A (ja) * | 2012-01-20 | 2013-08-01 | Fujitsu Ltd | 送信機の自動的な同期化 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06303209A (ja) * | 1993-04-14 | 1994-10-28 | Nec Corp | 多重化回路 |
US6677793B1 (en) * | 2003-02-03 | 2004-01-13 | Lsi Logic Corporation | Automatic delay matching circuit for data serializer |
JP2010200364A (ja) * | 2005-02-09 | 2010-09-09 | Panasonic Corp | 遅延ロックドループ回路 |
JP2013034087A (ja) * | 2011-08-02 | 2013-02-14 | Nec Engineering Ltd | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 |
JP2013150325A (ja) * | 2012-01-20 | 2013-08-01 | Fujitsu Ltd | 送信機の自動的な同期化 |
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