KR102476654B1 - 클럭 생성 회로 및 이를 포함하는 반도체 장치 - Google Patents
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Abstract
클럭 생성 회로는 제 1 클럭 생성부, 제 2 클럭 생성부 및 커먼 모드 생성부를 포함할 수 있다. 상기 제 1 클럭 생성부는 제 1 클럭 신호로부터 멀티 페이즈 클럭 신호를 생성하고, 상기 제 2 클럭 생성부는 제 2 클럭 신호로부터 멀티 페이즈 클럭 신호를 생성할 수 있다. 상기 커먼 모드 생성부는 제 1 및 제 2 클럭 신호에 기초하여 기준전압을 생성하므로 상기 클럭 생성 회로는 외부로부터 별도의 전원을 인가받지 않을 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 클럭 신호를 생성하는 클럭 생성 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 시스템은 복수의 반도체 장치를 포함할 수 있고, 상기 복수의 반도체 장치는 인터페이스 회로를 통해 데이터 통신을 수행할 수 있다. 일반적인 반도체 시스템에서, 반도체 장치들은 클럭 신호를 이용하여 데이터 통신을 수행할 수 있다. 반도체 시스템의 동작 속도가 향상되면서, 풀 레이트(full-rate) 클럭 신호 대신에 서브 레이트(sub-rate) 멀티 페이즈 클럭 신호를 사용하게 되었다.
종래에는 시스템 클럭 신호 또는 기준 클럭 신호로부터 일정한 위상 차이를 갖는 멀티 페이즈 클럭 신호를 생성하기 위해 위상 고정 루프(Phase Locked Loop, PLL) 또는 지연 고정 루프(Delay Locked Loop, DLL) 등과 같은 회로를 사용하였다. 그러나, 상기 위상 고정 루프 및 지연 고정 루프는 회로 구성이 복잡하여 넓은 면적을 차지하고, 전력소모가 클 뿐만 아니라 락킹 시간을 필요로 한다.
본 발명의 실시예는 입력 신호에 기초하여 커먼 모드 기준전압을 제공하여 멀티 페이즈 클럭 신호를 생성할 수 있는 클럭 생성 회로 및 이를 포함하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 클럭 생성 회로는 제 1 입력 노드로부터 제 1 클럭 신호를 수신하여 제 1 및 제 2 출력 클럭 신호를 생성하는 제 1 클럭 생성부; 제 2 입력 노드로부터 상기 제 1 클럭 신호와 180도 위상 차이를 갖는 제 2 클럭 신호를 수신하여 제 3 및 제 4 출력 클럭 신호를 생성하는 제 2 클럭 생성부; 및 상기 제 1 입력 노드 및 제 2 입력 노드 사이에 연결되어 상기 제 1 및 제 2 클럭 생성부로 기준전압을 제공하는 커먼 모드 생성부를 포함할 수 있다.
본 발명의 실시예에 따른 클럭 생성 회로는 제 1 클럭 신호를 수신하는 제 1 입력 노드와 연결되어 제 1 출력 클럭 신호를 생성하는 제 1 멀티 페이즈 클럭 생성부; 상기 제 1 입력 노드 및 상기 공통 노드 사이에 연결되어 제 2 출력 클럭 신호를 생성하는 제 2 멀티 페이즈 클럭 생성부; 제 2 클럭 신호를 수신하는 제 2 입력 노드와 연결되어 제 3 출력 클럭 신호를 생성하는 제 3 멀티 페이즈 클럭 생성부; 상기 제 2 입력 노드 및 상기 공통 노드 사이에 연결되어 제 4 출력 클럭 신호를 생성하는 제 4 멀티 페이즈 클럭 생성부; 및 상기 제 1 및 제 2 입력 노드 사이를 연결하고, 상기 공통 노드로 기준전압을 제공하는 커먼 모드 생성부를 포함할 수 있다.
본 발명의 실시예는 반도체 장치의 전력 소모를 감소시키고, 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 인터페이스 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 인터페이스 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 클럭 생성 회로(100)의 구성을 보여주는 도면이다. 상기 클럭 생성 회로(100)는 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKB)를 수신할 수 있다. 상기 제 1 클럭 신호(CLK)는 제 1 입력 노드(IN1)를 통해 수신될 수 있다. 상기 제 2 클럭 신호(CLKB)는 제 2 입력 노드(IN2)를 통해 수신될 수 있다. 상기 제 1 클럭 신호(CLK)는 상기 제 2 클럭 신호(CLKB)와 180도의 위상 차이를 가질 수 있고, 상기 제 2 클럭 신호(CLKB)는 상기 제 1 클럭 신호(CLK)의 차동 클럭 신호일 수 있다. 상기 클럭 생성 회로(100)는 상기 제 1 및 제 2 클럭 신호(CLK, CLKB)를 수신하여 서로 다른 위상을 갖는 복수의 멀티 페이즈 클럭 신호를 생성할 수 있다.
도 1에서, 상기 클럭 생성 회로(100)는 제 1 클럭 생성부(110), 제 2 클럭 생성부(120) 및 커먼 모드 생성부(130)를 포함할 수 있다. 상기 제 1 클럭 생성부(110)는 상기 제 1 입력 노드(IN1)로부터 상기 제 1 클럭 신호(CLK)를 수신하여 제 1 출력 클럭 신호(CLKI) 및 제 2 출력 클럭 신호(CLKQB)를 생성할 수 있다. 상기 제 1 클럭 생성부(110)는 상기 제 1 클럭 신호(CLK)를 위상 지연시켜 상기 제 1 및 제 2 출력 클럭 신호(CLKI, CLKQB)를 생성할 수 있다. 상기 제 1 출력 클럭 신호(CLKI)는 제 2 출력 클럭 신호(CLKQB)와 다른 위상을 가질 수 있다. 예를 들어, 상기 제 1 클럭 생성부(110)는 상기 제 1 클럭 신호(CLK)를 제 1 시간 지연시켜 상기 제 1 출력 클럭 신호(CLKI)를 생성할 수 있고, 상기 제 1 클럭 신호(CLK)를 제 2 시간 지연시켜 상기 제 2 출력 클럭 신호(CLKQB)를 생성할 수 있다.
상기 제 2 클럭 생성부(120)는 상기 제 2 입력 노드(IN2)로부터 상기 제 2 클럭 신호(CLKB)를 수신하여 제 3 출력 클럭 신호(CLKIB) 및 제 4 출력 클럭 신호(CLKQ)를 생성할 수 있다. 상기 제 2 클럭 생성부(120)는 상기 제 2 클럭 신호(CLKB)를 위상 지연시켜 상기 제 3 및 제 4 출력 클럭 신호(CLKIB, CLKQ)를 생성할 수 있다. 상기 제 3 출력 클럭 신호(CLKIB)는 제 4 출력 클럭 신호(CLKQ)와 다른 위상을 가질 수 있다. 예를 들어, 상기 제 2 클럭 생성부(120)는 상기 제 2 클럭 신호(CLKB)를 상기 제 1 시간 지연시켜 상기 제 3 출력 클럭 신호(CLKIB)를 생성할 수 있고, 상기 제 2 클럭 신호(CLKB)를 상기 제 2 시간 지연시켜 상기 제 4 출력 클럭 신호(CLKQ)를 생성할 수 있다.
상기 커먼 모드 생성부(130)는 상기 제 1 및 제 2 입력 노드(IN1, IN2) 사이에 연결되어 기준전압(VCM)을 생성할 수 있다. 상기 기준전압(VCM)의 레벨은 예를 들어, 상기 제 1 및 제 2 클럭 신호(CLK, CLKB)의 하이 구간과 로우 구간의 평균에 해당하는 전압 레벨을 가질 수 있다. 예를 들어, 상기 제 1 및 제 2 클럭 신호(CLK, CLKB)의 하이 구간은 1V에 해당하는 전압 레벨을 갖고, 로우 구간은 접지전압에 대응하는 전압 레벨을 갖는 경우, 상기 기준전압(VCM)의 레벨은 1/2V에 해당하는 전압 레벨을 가질 수 있다. 상기 제 1 및 제 2 클럭 신호(CLK, CLKB)는 서로 180도의 위상 차이를 가지므로, 상기 커먼 모드 생성부(130)는 상기 제 1 및 제 2 클럭 신호(CLK, CLKB)의 하이 구간과 로우 구간의 평균에 해당하는 전압 레벨을 갖는 상기 기준전압(VCM)을 생성할 수 있다. 상기 커먼 모드 생성부(130)는 상기 기준전압(VCM)을 상기 제 1 클럭 생성부(110) 및 상기 제 2 클럭 생성부(120)로 제공할 수 있다. 상기 커먼 모드 생성부(130)는 상기 기준전압(VCM)을 상기 공통 노드(CN)로 제공하고, 상기 공통 노드(CN)는 가상 접지전압 노드로 사용될 수 있다.
도 1에서, 상기 제 1 클럭 생성부(110)는 제 1 멀티 페이즈 클럭 생성부(111) 및 제 2 멀티 페이즈 클럭 생성부(112)를 포함할 수 있다. 상기 제 1 멀티 페이즈 클럭 생성부(111)는 상기 제 1 클럭 신호(CLK)를 제 1 시간 지연시켜 상기 제 1 출력 클럭 신호(CLKI)를 생성할 수 있다. 상기 제 2 멀티 페이즈 클럭 생성부(112)는 상기 제 1 클럭 신호(CLK)를 제 2 시간 지연시켜 상기 제 2 출력 클럭 신호(CLKQB)를 생성할 수 있다.
상기 제 1 멀티 페이즈 클럭 생성부(111)는 제 1 저항 소자(R1) 및 제 1 캐패시터 소자(C1)를 포함할 수 있다. 상기 제 1 저항 소자(R1)는 상기 제 1 입력 노드(IN1) 및 제 1 출력 노드(ON1) 사이에 연결될 수 있다. 상기 제 1 캐패시터 소자(C1)는 상기 제 1 출력 노드(ON1) 및 접지전압 노드(VSS)와 연결될 수 있다. 상기 제 1 출력 클럭 신호(CLKI)는 상기 제 1 출력 노드(ON1)로부터 출력될 수 있다. 상기 제 2 멀티 페이즈 클럭 생성부(112)는 제 2 캐패시터 소자(C2) 및 제 2 저항 소자(R2)를 포함할 수 있다. 상기 제 2 캐패시터 소자(C2)는 상기 제 1 입력 노드(IN1) 및 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 제 2 저항 소자(R2)는 상기 제 2 출력 노드(ON2) 및 상기 커먼 모드 생성부(130) 사이에 연결될 수 있다. 상기 제 2 저항 소자(R2)는 상기 제 2 출력 노드(ON2) 및 상기 공통 노드(CN) 사이에 연결될 수 있다. 상기 제 2 저항 소자(R2)는 상기 제 1 저항 소자(R1)와 실질적으로 동일한 저항 값을 가질 수 있고, 상기 제 2 캐패시터 소자(C2)는 상기 제 1 캐패시터 소자(C1)와 실질적으로 동일한 캐패시턴스 값을 가질 수 있다.
라플라스 변환을 사용하였을 때, 상기 제 1 출력 클럭 신호는 식 1에 따라 위상이 결정될 수 있다.
식 1) 
또한, 상기 제 2 출력 클럭 신호는 식 2에 따라 위상이 결정될 수 있다.
식 2) 
여기서, S는 상기 제 1 클럭 신호(CLK)의 주파수일 수 있다. 상기 식 1은 -90도에 해당하는 위상 값을 가질 수 있고, 상기 식 2는 0도에 해당하는 위상 값을 가질 수 있다. 이에 따라, 상기 제 2 출력 클럭 신호(CLKQB)는 상기 제 1 출력 클럭 신호(CLKI)보다 90도 느린 위상을 가질 수 있다. 따라서, 상기 제 1 시간은 상기 제 1 클럭 신호(CLK)의 270도의 위상에 대응하는 시간일 수 있고, 상기 제 2 시간은 상기 제 1 클럭 신호(CLK)의 360도의 위상에 대응하는 시간일 수 있다.
상기 제 2 클럭 생성부(120)는 제 3 멀티 페이즈 클럭 생성부(121) 및 제 4 멀티 페이즈 클럭 생성부(122)를 포함할 수 있다. 상기 제 3 멀티 페이즈 클럭 생성부(121)는 상기 제 2 클럭 신호(CLKB)를 상기 제 1 시간 지연시켜 상기 제 3 출력 클럭 신호(CLKIB)를 생성할 수 있다. 상기 제 4 멀티 페이즈 클럭 생성부(122)는 상기 제 2 클럭 신호(CLKB)를 상기 제 2 시간 지연시켜 상기 제 4 출력 클럭 신호(CLKQ)를 생성할 수 있다.
상기 제 3 멀티 페이즈 클럭 생성부(121)는 제 3 저항 소자(R3) 및 제 3 캐패시터 소자(C3)를 포함할 수 있다. 상기 제 3 저항 소자(R3)는 상기 제 2 입력 노드(IN2) 및 제 3 출력 노드(ON3) 사이에 연결될 수 있다. 상기 제 3 캐패시터 소자(C3)는 상기 제 3 출력 노드(ON3) 및 접지전압 노드(VSS)와 연결될 수 있다. 상기 제 3 출력 클럭 신호(CLKIB)는 상기 제 3 출력 노드(ON3)로부터 출력될 수 있다. 상기 제 4 멀티 페이즈 클럭 생성부(122)는 제 4 캐패시터 소자(C4) 및 제 4 저항 소자(R4)를 포함할 수 있다. 상기 제 4 캐패시터 소자(C4)는 상기 제 2 입력 노드(IN2) 및 제 4 출력 노드(ON4) 사이에 연결될 수 있다. 상기 제 4 저항 소자(R4)는 상기 제 4 출력 노드(ON4) 및 상기 커먼 모드 생성부(130) 사이에 연결될 수 있다. 상기 제 4 저항 소자(R4)는 상기 제 4 출력 노드(ON4) 및 상기 공통 노드(CN) 사이에 연결될 수 있다. 상기 제 4 저항 소자(R4)는 상기 제 1 내지 제 3 저항 소자(R1, R2, R3)와 실질적으로 동일한 저항 값을 가질 수 있고, 상기 제 4 캐패시터 소자(C4)는 상기 제 1 내지 제 3 캐패시터 소자(C1, C2, C3)와 실질적으로 동일한 캐패시턴스 값을 가질 수 있다.
상기 제 1 멀티 페이즈 클럭 생성부(111)와 마찬가지로 상기 제 3 멀티 페이즈 클럭 생성부(121)는 상기 제 2 클럭 신호(CLKB)가 270도 위상에 대응하는 시간만큼 지연된 제 3 출력 클럭 신호(CLKIB)를 생성할 수 있다. 상기 제 2 멀티 페이즈 클럭 생성부(112)와 마찬가지로 상기 제 4 멀티 페이즈 클럭 생성부(122)는 상기 제 2 클럭 신호(CLKB)가 360도 위상 지연에 대응하는 시간만큼 지연된 제 4 출력 클럭 신호(CLKQ)를 생성할 수 있다. 상기 제 2 클럭 신호(CLKB)는 상기 제 1 클럭 신호(CLK)보다 180도 늦은 위상을 가지므로, 상기 제 1 출력 클럭 신호(CLKI)는 상기 제 3 출력 클럭 신호(CLKIB)보다 90도 앞선 위상을 가질 수 있고, 상기 제 3 출력 클럭 신호(CLKIB)는 상기 제 4 출력 클럭 신호(CLKQ)보다 90도 앞선 위상을 가질 수 있으며, 상기 제 4 출력 클럭 신호(CLKQ)는 상기 제 2 출력 클럭 신호(CLKQB)보다 90도 앞선 위상을 가질 수 있다. 상기 제 1 출력 클럭 신호(CLKI)를 기준으로, 상기 제 2 출력 클럭 신호(CLKQB)는 270도 늦은 위상을 가질 수 있고, 상기 제 3 출력 클럭 신호(CLKIB)는 180도 늦은 위상을 가질 수 있으며, 제 4 출력 클럭 신호(CLKQ)는 190도 늦은 위상을 가질 수 있다. 따라서, 상기 클럭 생성 회로(100)는 서로 90도의 위상 차이를 갖는 4개의 멀티 페이즈 클럭 신호를 생성할 수 있다.
도 1에서, 상기 커먼 모드 생성부(130)는 제 5 저항 소자(R5) 및 제 6 저항 소자(R6)를 포함할 수 있다. 상기 제 5 저항 소자(R5)는 상기 제 1 입력 노드(IN1)와 상기 공통 노드(CN) 사이에 연결될 수 있다. 상기 제 6 저항 소자(R6)는 상기 제 2 입력 노드(IN2)와 상기 공통 노드(CN) 사이에 연결될 수 있다. 상기 제 6 저항 소자(R6)는 상기 제 5 저항 소자(R5)와 실질적으로 동일한 저항 값을 가질 수 있다. 상기 제 5 저항 소자(R5)는 상기 제 1 클럭 신호(CLK)에 따라 상기 공통 노드(CN)의 전압 레벨을 변화시킬 수 있고, 상기 제 6 저항 소자(R6)는 상기 제 2 클럭 신호(CLKB)에 따라 상기 공통 노드(CN)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 클럭 신호(CLKB)는 상기 제 1 클럭 신호(CLK)와 180도의 위상차이를 가지므로, 상기 공통 노드(CN)의 전압 레벨, 즉, 상기 기준전압(VCM)의 레벨은 실질적으로 일정하게 유지될 수 있다. 상기 기준전압(VCM)의 레벨은 상기 제 1 및 제 2 클럭 신호(CLK, CLKB)의 하이 구간과 로우 구간의 전압 레벨의 평균에 해당하는 전압 레벨을 가질 수 있다. 상기 커먼 모드 생성부(130)는 상기 제 1 및 제 2 클럭 신호(CLK, CLKB)를 이용하여 상기 기준전압(VCM)을 생성하므로, 상기 클럭 생성 회로(100)는 외부로부터 별도의 전원을 인가 받을 필요가 없다.
도 2는 본 발명의 실시예에 따른 인터페이스 회로(2)의 구성을 보여주는 도면이다. 도 2에서, 상기 인터페이스 회로(2)는 복수의 버퍼 및 클럭 생성 회로를 포함할 수 있다. 도 2에서, 상기 인터페이스 회로(2)는 제 1 버퍼(210), 제 2 버퍼(220), 제 3 버퍼(230) 및 클럭 생성 회로(240)를 포함할 수 있다. 상기 클럭 생성 회로(240)는 도 1에 도시된 클럭 생성 회로(100)와 실질적으로 동일할 수 있다. 상기 제 1 버퍼(210)는 소스 클럭(CLKEX)을 버퍼링하여 상기 제 1 및 제 2 클럭 신호(CLK, CLKB)를 생성할 수 있다. 일 실시예에서, 상기 소스 클럭(CLKEX)은 상기 인터페이스 회로(2)를 포함하는 반도체 장치와 연결되는 외부 장치로부터 버스를 통해 전송될 수 있다. 일 실시예에서, 상기 소스 클럭(CLKEX)은 위상 고정 루프로부터 생성된 클럭 신호일 수 있다. 일 실시예에서, 상기 소스 클럭(CLKEX)은 상기 위상 고정 루프를 통해 생성되고 클럭 트리(Clock Tree)를 통해 분배된 클럭 신호일 수 있다.
상기 클럭 생성 회로(240)는 상기 제 1 및 제 2 클럭 신호(CLK, CLKB)에 기초하여 상기 제 1 내지 제 4 출력 클럭 신호(CLKI, CLKQB, CLKIB, CLKQ)를 생성할 수 있다. 상기 제 2 버퍼(220)는 상기 제 1 출력 클럭 신호(CLKI) 및 상기 제 3 출력 클럭 신호(CLKI, CLKIB)를 버퍼링하여 제 1 및 제 2 내부 클럭 신호(ICLK<0>, ICLK<1>)로서 출력할 수 있다. 상기 제 3 출력 클럭 신호(CLKIB)는 상기 제 1 출력 클럭 신호(CLKI)보다 180도 느린 위상을 가지므로, 상기 제 2 내부 클럭 신호(ICLK<1>)는 상기 제 1 내부 클럭 신호(ICLK<0>)보다 180도 느린 위상을 가질 수 있다. 상기 제 3 버퍼(230)는 상기 제 4 출력 클럭 신호(CLKQ) 및 상기 제 2 출력 클럭 신호(CLKQB)를 버퍼링하여 제 3 및 제 4 내부 클럭 신호(ICLK<2>, ICLK<2>)로서 출력할 수 있다. 상기 제 2 출력 클럭 신호(CLKQB)는 상기 제 3 출력 클럭 신호(CLKQ)보다 180도 느린 위상을 가지므로, 상기 제 4 내부 클럭 신호(ICLK<3>)는 상기 제 3 내부 클럭 신호(ICLK<2>)보다 180도 느린 위상을 가질 수 있다. 상기 제 1 내지 제 4 내부 클럭 신호(ICLK<0:3>)는 서로 90도의 위상 차이를 가질 수 있다. 상기 제 1 내지 제 4 내부 클럭 신호(ICLK<0:3>)는 상기 인터페이스 회로(2)를 포함하는 반도체 장치의 내부 회로로 제공되어, 상기 내부 회로가 동작하는데 사용될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치(3)의 구성을 보여주는 도면이다. 도 3에서, 상기 반도체 장치(3)는 클럭 생성 회로(310), 데이터 샘플러(320), 병렬화부(330), 필터(340) 및 지연부(350)를 포함할 수 있다. 상기 클럭 생성 회로(310)는 도 1에 도시된 클럭 생성 회로(100)의 구성과 실질적으로 동일할 수 있다. 또한, 상기 클럭 생성 회로(330)는 도 2에 도시된 인터페이스 회로(2)와 같이 복수의 버퍼를 포함할 수 있다.
상기 데이터 샘플러(320)는 상기 클럭 생성 회로(310)로부터 생성된 멀티 페이즈 클럭 신호에 동기하여 데이터(DQ)를 수신할 수 있다. 상기 데이터(DQ)는 상기 반도체 장치(3)와 연결된 외부 장치로부터 버스를 통해 전송될 수 있다. 상기 데이터(DQ)는 직렬 데이터일 수 있다. 상기 데이터 샘플러(320)는 상기 제 1 내부 클럭 신호(ICLK<0>)에 동기하여 첫 번째 입력되는 데이터를 샘플링할 수 있고, 상기 제 2 내부 클럭 신호(ICLK<1>)에 동기하여 두 번째 입력되는 데이터를 샘플링할 수 있으며, 상기 제 3 내부 클럭 신호(ICLK<2>)에 동기하여 세 번째 입력되는 데이터를 샘플링할 수 있고, 상기 제 4 내부 클럭 신호(ICLK<3>)에 동기하여 네 번째로 입력되는 데이터를 샘플링할 수 있다.
상기 병렬화부(330)는 상기 데이터 샘플러(320)의 출력을 수신할 수 있다. 상기 병렬화부(330)는 상기 데이터 샘플러(320)의 출력으로부터 내부 데이터(DIN)를 생성할 수 있다. 상기 내부 데이터(DQ)는 병렬 데이터일 수 있고, 상기 병렬화부(330)는 상기 데이터(DQ)가 병렬 형태로 변환된 내부 데이터(DIN)를 생성할 수 있다. 상기 필터(340)는 상기 내부 데이터(DIN)를 수신하여 상기 데이터 샘플러(320)의 의해 상기 데이터(DQ)가 정확하게 샘플링 되었는지 여부를 감지할 수 있다. 상기 데이터 샘플러(320)는 상기 내부 클럭 신호(ICLK<0:3>)에 동기하여 상기 데이터(DQ)를 샘플링하므로, 상기 내부 데이터(DIN)의 논리 레벨을 감지하여 상기 내부 클럭 신호(ICLK<0:3>)의 위상이 빠른지 또는 느린지 여부를 감지할 수 있다. 상기 필터(340)는 상기 내부 클럭 신호(ICLK<0:3>)의 위상에 따라 얼리 레이트 신호(E/L)를 생성할 수 있다.
상기 지연부(350)는 상기 얼리 레이트 신호(E/L)를 수신하여 지연량을 조절할 수 있다. 상기 지연부(350)는 상기 클럭 생성 회로(310)로부터 생성되는 내부 클럭 신호(ICLK<0:3>)를 가변 지연시켜 상기 데이터 샘플러(320)의 데이터 샘플링 타이밍을 조절할 수 있다. 일 실시예에서, 상기 지연부(350)는 상기 클럭 생성 회로(310)의 입력 단에 배치될 수 있다. 일 실시예에서, 상기 지연부(350)는 상기 필터(340)로부터 출력되는 얼리 레이트 신호(E/L)뿐만 아니라 트레이닝 동작을 통한 제어신호를 수신하여 지연량을 조절할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (20)
- 제 1 입력 노드로부터 제 1 클럭 신호를 수신하여 제 1 및 제 2 출력 클럭 신호를 생성하는 제 1 클럭 생성부;
제 2 입력 노드로부터 상기 제 1 클럭 신호와 180도 위상 차이를 갖는 제 2 클럭 신호를 수신하여 제 3 및 제 4 출력 클럭 신호를 생성하는 제 2 클럭 생성부; 및
상기 제 1 입력 노드 및 제 2 입력 노드 사이에 연결되어 상기 제 1 및 제 2 클럭 생성부로 기준전압을 제공하는 커먼 모드 생성부를 포함하는 클럭 생성 회로. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 클럭 생성부는 상기 제 1 클럭 신호의 위상을 지연시켜 제 1 시간 지연시켜 상기 제 1 출력 클럭 신호를 생성하는 제 1 멀티 페이즈 클럭 생성부; 및
상기 제 1 클럭 신호의 위상을 제 2 시간 지연시켜 상기 제 2 출력 클럭 신호를 생성하는 제 2 멀티 페이즈 클럭 생성부를 포함하는 클럭 생성 회로. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 제 1 멀티 페이즈 클럭 생성부는 상기 제 1 입력 노드와 제 1 출력 노드 사이에 연결되는 제 1 저항 소자; 및
상기 제 1 출력 노드와 접지전압 노드 사이에 연결되는 제 1 캐패시터 소자를 포함하고,
상기 제 1 출력 클럭 신호는 상기 제 1 출력 노드로부터 출력되는 클럭 생성 회로. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 제 2 멀티 페이즈 클럭 생성부는 상기 제 1 입력 노드와 제 2 출력 노드 사이에 연결되는 제 2 캐패시터 소자; 및
상기 제 2 출력 노드 및 상기 커먼 모드 생성부 사이에 연결되는 제 2 저항 소자를 포함하고,
상기 제 2 출력 클럭 신호는 상기 제 2 출력 노드로부터 출력되는 클럭 생성 회로. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 2 클럭 생성부는 상기 제 2 클럭 신호의 위상을 지연시켜 제 1 시간 지연시켜 상기 제 3 출력 클럭 신호를 생성하는 제 3 멀티 페이즈 클럭 생성부; 및
상기 제 2 클럭 신호의 위상을 제 2 시간 지연시켜 상기 제 4 출력 클럭 신호를 생성하는 제 4 멀티 페이즈 클럭 생성부를 포함하는 클럭 생성 회로. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 제 3 멀티 페이즈 클럭 생성부는 상기 제 2 입력 노드와 제 3 출력 노드 사이에 연결되는 제 3 저항 소자; 및
상기 제 3 출력 노드와 접지전압 노드 사이에 연결되는 제 3 캐패시터 소자를 포함하고,
상기 제 3 출력 클럭 신호는 상기 제 3 출력 노드로부터 출력되는 클럭 생성 회로. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 제 4 멀티 페이즈 클럭 생성부는 상기 제 2 입력 노드와 제 4 출력 노드 사이에 연결되는 제 4 캐패시터 소자; 및
상기 제 4 출력 노드 및 상기 커먼 모드 생성부 사이에 연결되는 제 4 저항 소자를 포함하고,
상기 제 4 출력 클럭 신호는 상기 제 4 출력 노드로부터 출력되는 클럭 생성 회로. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 커먼 모드 생성부는 상기 제 1 입력 노드 및 공통 노드 사이에 연결되는 제 5 저항 소자; 및
상기 제 2 입력 노드 및 상기 공통 노드 사이에 연결되는 제 6 저항 소자를 포함하고,
상기 공통 노드를 통해 상기 제 1 및 제 2 클럭 생성부로 상기 기준전압을 제공하는 클럭 생성 회로. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 1 및 제 2 클럭 생성부는 상기 공통 노드와 연결되고, 상기 공통 노드로부터 상기 기준전압을 수신하는 클럭 생성 회로. - 제 1 클럭 신호를 수신하는 제 1 입력 노드와 연결되어 제 1 출력 클럭 신호를 생성하는 제 1 멀티 페이즈 클럭 생성부;
상기 제 1 입력 노드 및 공통 노드 사이에 연결되어 제 2 출력 클럭 신호를 생성하는 제 2 멀티 페이즈 클럭 생성부;
제 2 클럭 신호를 수신하는 제 2 입력 노드와 연결되어 제 3 출력 클럭 신호를 생성하는 제 3 멀티 페이즈 클럭 생성부;
상기 제 2 입력 노드 및 상기 공통 노드 사이에 연결되어 제 4 출력 클럭 신호를 생성하는 제 4 멀티 페이즈 클럭 생성부; 및
상기 제 1 및 제 2 입력 노드 사이를 연결하고, 상기 공통 노드로 기준전압을 제공하는 커먼 모드 생성부를 포함하는 클럭 생성 회로. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
제 1 클럭 신호는 상기 제 2 클럭 신호와 180도의 위상 차이를 갖는 클럭 생성 회로. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 제 1 멀티 페이즈 클럭 생성부는 상기 제 1 입력 노드 및 제 1 출력 노드 사이에 연결되는 제 1 저항 소자; 및
상기 제 1 출력 노드 및 접지전압 노드 사이에 연결되는 제 1 캐패시터 소자를 포함하고,
상기 제 1 출력 클럭 신호는 상기 제 1 출력 노드로부터 출력되는 클럭 생성 회로. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 제 2 멀티 페이즈 클럭 생성부는 상기 제 1 입력 노드 및 제 2 출력 노드 사이에 연결되는 제 2 캐패시터 소자; 및
상기 제 2 출력 노드 및 상기 공통 노드 사이에 연결되는 제 2 저항 소자를 포함하고,
상기 제 2 출력 클럭 신호는 상기 제 2 출력 노드로부터 출력되는 클럭 생성 회로. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 제 3 멀티 페이즈 클럭 생성부는 상기 제 2 입력 노드 및 제 3 출력 노드 사이에 연결되는 제 3 저항 소자; 및
상기 제 3 출력 노드 및 접지전압 노드 사이에 연결되는 제 3 캐패시터 소자를 포함하고,
상기 제 3 출력 클럭 신호는 상기 제 3 출력 노드로부터 출력되는 클럭 생성 회로. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 제 4 멀티 페이즈 클럭 생성부는 상기 제 2 입력 노드 및 제 4 출력 노드 사이에 연결되는 제 4 캐패시터 소자; 및
상기 제 4 출력 노드 및 상기 공통 노드 사이에 연결되는 제 4 저항 소자를 포함하고,
상기 제 4 출력 클럭 신호는 상기 제 4 출력 노드로부터 출력되는 클럭 생성 회로. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 커먼 모드 생성부는 상기 제 1 입력 노드와 상기 공통 노드 사이에 연결되는 제 5 저항 소자; 및
상기 제 2 입력 노드와 상기 공통 노드 사이에 연결되는 제 6 저항 소자를 포함하는 클럭 생성 회로. - 제 1 클럭 생성부, 제 2 클럭 생성부 및 커먼 모드 생성부를 포함하고, 상기 제 1 클럭 생성부는 제 1 입력 노드를 통해 제 1 클럭 신호를 수신하고 제 1 및 제 2 출력 클럭 신호를 출력하며, 상기 제 2 클럭 생성부는 제 2 입력 노드를 통해 상기 제 1 클럭 신호보다 180도 늦은 위상을 갖는 제 2 클럭 신호를 수신하고 제 3 및 제 4 출력 클럭 신호를 출력하고, 상기 커먼 모드 생성부는 상기 제 1 및 제 2 클럭 신호를 수신하여 기준전압을 생성하는 클럭 생성 회로; 및
상기 클럭 생성 회로에 의해 생성된 상기 제 1 내지 제 4 출력 클럭 신호에 동기하여 데이터 신호를 수신하는 데이터 샘플러를 포함하는 반도체 장치. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 데이터 샘플러의 출력 신호에 응답하여 내부 데이터 신호를 생성하는 병렬화부를 더 포함하는 반도체 장치. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 데이터 신호가 상기 데이터 샘플러에 의해 정확하게 샘플링되었는지 여부를 감지하는 필터를 더 포함하는 반도체 장치. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 19 항에 있어서,
상기 제 1 내지 제 4 출력 클럭 신호의 위상에 따라 필터에 의해 생성된 얼리 레이트 신호에 응답하여 상기 제 1 내지 제 4 출력 클럭 신호의 지연량을 조절하는 지연부를 더 포함하는 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160014739A KR102476654B1 (ko) | 2016-02-05 | 2016-02-05 | 클럭 생성 회로 및 이를 포함하는 반도체 장치 |
| US15/152,708 US9780767B2 (en) | 2016-02-05 | 2016-05-12 | Clock generating circuit and semiconductor apparatus including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160014739A KR102476654B1 (ko) | 2016-02-05 | 2016-02-05 | 클럭 생성 회로 및 이를 포함하는 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170093395A KR20170093395A (ko) | 2017-08-16 |
| KR102476654B1 true KR102476654B1 (ko) | 2022-12-13 |
Family
ID=59496946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160014739A KR102476654B1 (ko) | 2016-02-05 | 2016-02-05 | 클럭 생성 회로 및 이를 포함하는 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9780767B2 (ko) |
| KR (1) | KR102476654B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102559563B1 (ko) | 2018-07-16 | 2023-07-26 | 에스케이하이닉스 주식회사 | 집적 회로 |
| US10749663B1 (en) * | 2019-09-10 | 2020-08-18 | Huawei Technologies Co., Ltd. | Method and apparatus for simultaneous propagation of multiple clockfrequencies in serializer/deserializer (SerDes) Macros |
| KR102685421B1 (ko) * | 2019-12-13 | 2024-07-16 | 삼성전자주식회사 | 적응형 위상 조절 방식을 이용한 클럭 분배 회로 및 이를 포함하는 전압 컨버터 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100526350B1 (ko) * | 2003-08-23 | 2005-11-08 | 삼성전자주식회사 | 다상 클록신호 발생회로 및 방법 |
| KR100599099B1 (ko) | 2005-02-07 | 2006-07-12 | 삼성전자주식회사 | 무선통신 시스템의 수신기 및 그의 ｉ신호와 ｑ신호의위상차 보상방법 |
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| WO2013095431A1 (en) | 2011-12-21 | 2013-06-27 | Intel Corporation | Low power digital phase interpolator |
-
2016
- 2016-02-05 KR KR1020160014739A patent/KR102476654B1/ko active IP Right Grant
- 2016-05-12 US US15/152,708 patent/US9780767B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090134923A1 (en) | 2007-11-23 | 2009-05-28 | Hong Kong Applied Science & Technology Research Institute Company Limited | Zero-delay buffer with common-mode equalizer for input and feedback differential clocks into a phase-locked loop (pll) |
Also Published As
| Publication number | Publication date |
|---|---|
| US9780767B2 (en) | 2017-10-03 |
| US20170230039A1 (en) | 2017-08-10 |
| KR20170093395A (ko) | 2017-08-16 |
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